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1、外壳地和GND底层铺铜没有分割2、外壳地与GND之间距离需要2mm以上3、跨接区域需要多打孔，外壳地这边也需要多打孔4、多处孤岛铜皮和尖岬铜皮5、差分布线不耦合6、差分换层需要旁边打过孔7、多余过孔没有删除8、电源走线需要加粗走线9、焊
1、CGND这边也需要就近多打孔2、多处孤岛铜皮和尖岬铜皮3、焊盘应从短边出线，避免从长方向出线。4、变压器除差分信号外,其它信 号都要加粗到20mil以上。5、晶振需要走类差分布线，尽量缩短到芯片走线。6、走线避免锐角7、器件摆放干涉8、
1、电容地信号走线需要加粗2、过孔尺寸一般是8-16/10-20、12-22。3、多处孤岛铜皮和尖岬铜皮4、差分走线不耦合以上评审报告来源于凡亿教育90天高速PCB特训班作业评审如需了解PCB特训班课程可以访问链接或扫码联系助教：https
1.存在飞线没有连接2.过孔没有添加网络3.包地不完整，外侧也要包地4.差分换层旁边需要打两个地孔，包地尽量保全以上评审报告来源于凡亿教育90天高速PCB特训班作业评审如需了解PCB特训班课程可以访问链接或扫码联系助教：https://it
1.电源滤波电容尽量靠近管脚摆放均匀放置，尽量一个电源焊盘放一个电容2.器件摆放干涉3.地址线分组错误，缺少部分信号4.信号线布线造成闭合回路。5.顶层低层没有铺铜，导致地焊盘没有连接过孔。6.时钟没有和地址线等长以上评审报告来源于凡亿教育
这里间距最少需要1.5mm变压器旁边的信号除了差分外其他的一律20mil以上差分对内等长误差控制在+-5mil这个差分可以调一下，地孔可以往上挪。这里出线，线宽不要超过焊盘的宽度，拉出后在加粗晶振做类差分包地处理，这个电容靠近管脚放置。不要
数据线与地址线之间的分割线上需要打地过孔，建议150mil一个第4层数据线和地址线之间也需要添加一根地线分开2.等长存在误差报错3.有器件连接的网络要创建Xsignals进行等长4.注意电源需要再电源层处理一下，铺铜进行连接5.注意器件不要
注意数据跟地址，时钟，控制之间用GND走线隔开：建议等长线的GAP也尽量满足3W，避免自身的串扰：等长不是很美观，尽量采取咬合等长，既美观也节省空间，还可以调整下美观性：上述一致原因，注意等长线的gap：其他的等长没什么问题，只要是等长美观
数据线等长存在误差报错2.数据线与地址线之间的分割线上要打地过孔，建议150mil一个3.这几个信号也要加入地址线的类里面进行等长（就是片选，读写，行选，列选）4.注意器件摆放不要干涉5.地网络应该就近打孔，与第二层的地平面相连电源网络也同
此处做兼容设计，器件可以摆放在一起2.注意差分对内等长规范，锯齿状等长不能超过线距的两倍3.差分需要进行对内等长，等长误差为5mil有好几对都没有满足，后期自己调整一下4.后期自己优化一下走线5.Type-C信号只有6对差分信号，此处不用走
网口差分需要进行对内等长，误差5mil2.差分走线要尽量耦合3.差分走线可以在进行一下优化4.时钟信号需要单独包地处理5.电容尽量靠近管脚摆放6.此处走线尽量与焊盘同宽，拉出来再进行加粗，加粗尽量渐变，不要突然变很大7.中间可以多打过孔进行
在Altium Designer（AD）中，很多工程师通过使用Design Rule Check（DRC，常用于检查PCB设计是否符合设计规范和要求）功能来检查PCB设计的完成度，但很多小白不太熟悉怎么去使用DRC，下面来看看它的用法。1、
1.差分布线没有包地，需要每对差分单独包地打孔处理 2.差分换层旁边需要靠近打两个地过孔z3.差分布线长距离不耦合 4.差分没有等长，需要分组等长和对内等长处理 5.差分信号布线造成回路，应放置在后面尽量保持信号流向顺畅。 6. 存在飞线没
顶层BGA里面的碎铜可以挖掉2.反馈信号走线需要加粗3.等长存在误差报错4.注意晶振下面不要走线以上评审报告来源于凡亿教育90天高速PCB特训班作业评审如需了解PCB特训班课程可以访问链接或扫码联系助教：https://item.taoba
1.存在多处开路2.过孔没有连接，导致开路、天线报错。3.多处过孔到走线间距不足4mil4.差分连接焊盘错误5.差分换层需要在过孔旁边打两个地过孔6.差分应走同层布线，一起换层7.包地线应靠近差分走线打孔布线。8.前后线宽不一致，应保持同等
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