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电源完整性 · 直流压降 · 供电回路稳压器输出没掉，芯片脚电压为什么还是低？直流压降藏在整条供电回路里供电去程与地回程上的每一段电阻，都会消耗电压裕量稳压器端电压正常，只说明源端符合目标。电流经过连接器、保护器件、铜皮细颈、过孔和平面，再
电源完整性 · 同时开关 · 地弹噪声一排IO同时翻转，芯片地脚为什么会“抬高”？这不是地线断了，而是地弹瞬态电流穿过封装与回路电感，会把参考地短暂推离板级地多个 IO 同时翻转时，瞬态电流变化会经过封装引脚、焊盘、平面与去耦回路的寄生电感
背钻是高速PCB的标配工艺，但残桩留多少才算安全？很多工程师凭感觉定，结果仿真和实测对不上。1、有一个明确的临界值：0.1mm实验数据显示，在10Gbps、100Ω差分线场景下，残桩长度与S11反射系数呈非线性关系：0.05mm：S11 =
很多工程师在SI仿真中直接填入板材标称Dk值，结果打样后阻抗偏移、眼图收缩。问题出在哪？Dk根本不是常数。1、Dk到底怎么变？PCB介质的介电常数随频率显著变化。普通FR-4在低频时Dk约4.5，到10GHz可能降到4.0附近，偏差超过10
边沿速率低于1ns，过冲和振铃就会找上门。串阻是最直接的手段，但阻值选多少？靠猜不如靠扫。1、为什么必须扫？过冲本质是RLC谐振响应。根据阻尼系数α与谐振频率ω₀的关系，系统可能欠阻尼、临界阻尼或过阻尼。临界阻尼时电阻最优值为R=2√(L/
一颗0402电容，放发送端还是接收端，眼图差距可达数倍。别再凭经验了，数据说了算。1、仿真数据：差距肉眼可见28Gbps SerDes链路的对比仿真结果：眼高相差16mV，抖动差了近一倍。放通道中部最惨，直接崩盘。2、为什么RX端更优？核心
S参数提取完成，满心欢喜点开无源性检查，结果一片红。Passivity Violation报错如影随形。别慌，问题往往不在结果本身，而在提取过程。第一刀：扫频设置太密高频段默认线性步长，矩阵条件数随频率指数增长，直接导致数值病态。仿真器算出
当信号速率迈入5G时代，GHz级频率让传输线选择不再是"随便走走线"那么简单。微带线和带状线，仿真结果天差地别。1、结构决定一切微带线：信号线在表层，下方一个参考平面，上方暴露在空气中。非对称结构，场线一半在介质里，一半散逸到空气。带状线：
SI仿真中常见一种"矛盾"现象：眼图明显张开，眼高充足，但抖动指标却很大。这到底是随机抖动还是确定性抖动？答案往往指向随机抖动。1、核心判断：看眼图形态眼高正常，说明幅度裕量没问题。抖动大却眼高还在，意味着问题出在时间轴上，而非电压轴上。随
SI仿真跑几个小时不收敛，多数人第一反应调求解器参数。但真正的罪魁祸首，往往是网格剖分。1、网格过细，矩阵病态很多工程师追求"网格越细越准"，结果适得其反。当3D电磁提取的网格尺寸设到5μm，而信号边沿仅8ps时，阻抗矩阵条件数轻松超过1e
板厂给的叠构表经常缺东少西，介电常数不给频率曲线，铜厚只写典型值。等参数齐全再仿真，项目早黄了。办法是有的。1、缺什么，补什么介电常数（Dk）：厂家只给1MHz下的典型值，但Dk随频率升高会下降。FR4在5GHz时Dk可能从4.5降到3.8
回流路径是SI仿真里最容易被忽略、却最致命的变量。很多人仿真只看S参数和眼图，却从不检查回流走了哪条路。实际上，跨分割导致的回流绕行，在仿真里看得一清二楚。1、仿真工具怎么选？主流工具都能做回流路径分析，各有侧重：HyperLynx SI：
仿真和实测差几个dB，不是运气差，是模型漏了东西。多数工程师只盯着波形对比，却没追问偏差的根因。1、封装寄生，最大的隐形杀手IBIS模型只描述芯片引脚行为，不包含封装。焊球电感、TSV电容、重布线层的寄生参数，在GHz频段轻松贡献1到3个d
IBIS模型是信号完整性仿真的基石，但导入时报错、电压范围对不上，是工程师最常踩的坑。本文直击要害，帮你快速定位并解决。1、电压范围的硬性规则IBIS标准对各曲线的电压范围有明确规定，超出即报错：Pullup/Pulldown/Data：-
SI仿真里过孔模型最让人头疼。自己不会建，工具里的默认模型又不敢全信。到底能不能用？答案是：分情况。1、默认模型在干什么？工具自带的过孔模型，本质上是一个集总RLC等效电路。它把过孔的寄生电感、电容、电阻打包成一个简单模型，能跑通仿真，但精
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