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DDR 仿真分两部分：信号完整性（SDRAM 走线阻抗、串扰、眼图）和时序（建立/保持时间裕量）；DDR3 数据对 DQS 中心对齐，地址命令对时钟；仿真看 setup/hold margin，通常要留 200ps 以上。
本文概述
DDR 设计是高速板难点，面试常考：DDR3 速率、DQS 和 DQ 关系、fly-by 拓扑、建立保持时间、ODT。回答要讲清 DDR 信号分类和仿真目标。
核心要点
DDR3 常见速率 800Mbps~1600Mbps，DQ/DQS 差分对，地址/命令/CLK 单端
DDR 拓扑：fly-by（地址命令菊花链）或 T 型（早期 DDR）
建立时间 setup：数据在时钟前多久必须稳定；保持时间 hold：时钟后多久数据必须保持
仿真看 setup/hold margin，通常各留 ≥200ps
ODT（片上端接）和 DQS 训练由控制器完成
面试官考察点
面试官看你是否真做过 DDR、是否理解时序。重点听：DQS/DQ、拓扑、建立保持、眼图。
回答思路
先讲 DDR 信号分类，再讲拓扑和走线，最后讲时序仿真。
参考回答
DDR3 信号分类。
| 信号 | 类型 | 速率 | 拓扑 |
|---|---|---|---|
| DQ（数据） | 单端 8bit | 1600Mbps | 点对点或 fly-by |
| DQS（数据选通） | 差分 | 同 DQ | 中心对齐 DQ |
| ADDR/CMD | 单端 | 800MHz | fly-by 菊花链 |
| CLK | 差分 | 800MHz | fly-by |
走线规则。
DQ 对 DQS 等长：DQS 和同组 DQ 长度误差 ±50mil；
ADDR/CMD 对 CLK 等长：误差 ±100mil；
阻抗：单端 50Ω、差分 DQS 100Ω；
拓扑：fly-by（地址命令菊花链，末端端接）比 T 型好；
过孔：尽量少，同组过孔数量一致。
时序仿真。
核心是建立时间和保持时间裕量：
建立时间 setup：DQS 采样沿到来前，DQ 数据必须稳定的时间；
保持时间 hold：DQS 采样沿之后，DQ 数据必须保持的时间；
仿真：把走线延迟、芯片模型（IBIS）、ODT 都算进去，看每个 bit 的 setup/hold margin；
判据：setup 和 hold 各 ≥ 200ps（DDR3 要求），太紧张说明走线等长或端接有问题。
仿真流程。
从芯片厂家拿 IBIS 模型（DDR3 和主控）；
把 PCB 走线提取 S 参数或传输线模型；
搭通道仿真：主控→走线→DDR3，发激励；
看眼图（DQ 对 DQS）和 setup/hold 报告；
不达标调等长、ODT 值、端接电阻。
ODT 和 DQS 训练。
ODT：DDR3 内部端接，由控制器配置，减少反射；
DQS 训练：DDR3 上电后控制器自动训练 DQS 和 DQ 的相位，补偿走线延迟；
仿真要包含 ODT 和 DQS 偏移，否则结果不准。
