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128 GT/s 的PCIe 7.0来了：PCB真正变难的不是“线更短”
128 GT/s 的PCIe 7.0已经不是“把PCIe 5.0的线再缩短一点”这么简单。真正变化的是：链路仍然使用PAM4，单个符号承载两比特，但接收机要在更高的Nyquist频率、更小的垂直判决裕量里，把封装、过孔、主板、连接器、串扰、抖动和噪声共同造成的失真恢复回来。此时PCB工程师如果还只盯着“85 Ω差分”“长度差不超过多少mil”，很容易得到一块规则都过了、通道却没有裕量的板。
一、PAM4把“局部正确”变成了一个危险错觉
NRZ只有两个电平，而PAM4有四个电平、三个判决门限。即便峰峰值相同，垂直方向也被切成更小的判决区间。结果是：同样1 mV的噪声、同样一段过孔反射、同样一点串扰，在PAM4上消耗的相对裕量更大。PCI-SIG公布的PCIe 7.0仍采用PAM4，原始数据速率达到128 GT/s，这意味着PCB层面的插损、回损、模式转换和串扰必须更早进入预算。
因此，成熟的设计判断不是问“这段线能不能跑128 GT/s”，而是问：这段线在整条通道里占了多少损耗预算？它前后的封装、BGA过孔和连接器还剩多少？Tx均衡、Rx CTLE/DFE能够补偿的是频率相关损耗，不是所有反射和模式转换。把所有问题都寄希望于均衡器，本质上是在用芯片能力补PCB不确定性。
128 GT/s PAM4对应64 GBd符号率，第一观察频点通常会落到约32 GHz的Nyquist附近，但这不意味着32 GHz以上可以忽略。过孔、连接器和边沿相关不连续会把更高频成分带进反射与模式转换，所以材料模型、S参数带宽和去嵌入方法都要覆盖足够频段。这里的重点不是死记一个截止频率，而是保证模型带宽覆盖你要解释的物理现象。
二、过孔最容易被低估的，不是电感，而是返回路径
高速差分对换层时，信号电流通过信号过孔向下走，返回电流也必须从原参考平面转移到新的参考平面。如果两层参考都是GND，并且旁边有足够近的地缝合孔，返回路径可以短距离完成换层；如果参考从GND切到Power，或者附近没有合适的参考过孔，返回电流就会绕行。绕行意味着更大的高频环路、更强的共模转换，也更容易把本来应该留在差分模式里的能量变成辐射和串扰。
所以“减少过孔数量”是过于粗糙的规则。真正需要优化的是：stub有多长、anti-pad多大、过孔对之间如何耦合、参考面是否连续、返回路径是否就近完成、过孔谐振是否落入有效频段。到了这一代速率，关键过孔最好进入3D电磁模型，而不是只依赖2D阻抗工具给出的单一数值。
还要注意差分对的“差分阻抗正确”不等于模式转换小。两根过孔的anti-pad、回流孔、参考面开窗或走线逃逸只要不对称，就可能把差模转成共模。Sdd21看起来尚可时，Scd21/Sdc21已经可能暴露结构不对称，这类问题往往同时恶化EMI。
三、Layout之前先做Loss Budget，Layout之后才有资格谈Sign-off
很多项目的顺序是反的：先把板画完，再导出S参数“看看结果”。问题在于，当仿真发现损耗太大时，BGA扇出、连接器位置、叠层材料、层数都已经冻结，工程师只能在局部修补。更高效的方法是，在Placement和Stackup阶段就拆预算：封装逃线预计消耗多少，主走线预计多少，过孔对多少，连接器多少，还要预留多少给制造漂移和温度。
| 对象 | 设计阶段要回答的问题 | 失败后优先动作 |
|---|---|---|
| 材料/叠层 | 目标频段的Dk/Df、铜粗糙度模型是否可信？ | 换材料、缩短通道、调整层距/线宽，并重新校准模型 |
| BGA/Via | 过孔谐振、stub、anti-pad、参考转换是否可接受？ | Backdrill、盲埋孔、优化anti-pad或层跳转 |
| 走线 | 插损、差分/共模转换、串扰是否进入预算？ | 拉开间距、换层、减少并行、重新规划参考面 |
| 连接器 | S参数是否覆盖目标频率和安装结构？ | 换连接器或把安装焊盘/过孔一起建模 |
| 系统通道 | Tx/Rx均衡后是否仍有统计裕量？ | 回到Budget，不要只“加大均衡” |
四、Sign-off要证明的是“边界条件下仍然成立”
如果最终报告只写“阻抗85 Ω±10%”，这不是高速通道Sign-off。真正的Sign-off至少要能回答：采用了哪一版stackup和材料模型？关键via/connector是否来自3D或实测S参数？通道模型对应哪个温度和工艺角？均衡参数是固定还是自适应？最坏通道在哪个lane、哪一块板、哪一种制造偏差下出现？
PCIe 7.0在2026年进入Preliminary FYI测试窗口，这类产品从“能仿真”到“能过一致性和量产”之间还有很长一段工程链路。对PCB团队来说，最值得升级的不是再记十条Layout规则，而是建立从Loss Budget、Stackup、Via/Connector建模，到端到端Channel仿真和制造验证的闭环。
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