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时钟走线两侧加了地线包围，本想屏蔽干扰，结果辐射测试反而超标。不是地线没用，是你把它变成了天线。1、包围地变成了环形天线时钟线两侧各跑一根地线，如果两端都接地，恭喜，你造了一个环路天线。时钟信号是方波，高频谐波丰富。这些谐波电流在环路中流动
外壳明明接了保护地，ESD一打，内部芯片照样挂。不是地没接好，是你的地根本没来得及"接住"那一击。1、问题出在速度ESD放电时间是纳秒级，上升沿不到1纳秒。这么快的瞬态，电流不会老老实实走低阻抗的保护地线。它走的是阻抗最低的路径，而纳秒级下
电源入口加了磁珠，本以为高枕无忧，结果信号线上噪声反而更大了。问题不在磁珠，而在你忽略了它和电容之间的那场"共振"。1、凶手是LC谐振磁珠不是纯电阻。它的等效电路是电感L和电阻R串联。当你在磁珠后面放了一颗去耦电容，恭喜，一个LC谐振电路就
EMC整改最怕的不是噪声大，而是分不清噪声从哪来。近场探头一扫，频谱上一片红，到底是差模还是共模？判断错了，滤波器加再多也白搭。1、先记住本质区别差模干扰，电流在两根线之间"一进一出"，方向相反、大小相等，像两个人掰手腕。共模干扰，电流在所
很多工程师坚信，晶振下面铺一整块地平面就能压住辐射。实测结果却狠狠打脸。问题不在有没有地，而在地怎么用。一、地平面被挖断，等于没铺晶振下方如果有机械开槽、定位孔，地平面就不连续了。高频回流路径被切断，环路面积暴增，辐射不降反升。实测案例中，
同样的电路，换成四层板EMC测试一次过，双层板却反复整改失败。问题不在设计能力，而在板层结构的先天缺陷。一、没有完整地平面，回流路径全靠猜四层板中间两层是完整的GND和电源平面，高频电流自动在最近的平面层回流，环路面积极小。双层板没有内电层
很多工程师认为，去耦电容贴着芯片管脚放就万事大吉。现实却狠狠打脸——辐射照样超标。问题出在哪？一、距离近，不等于寄生电感小电容离芯片管脚物理距离短，但如果接地过孔绕了远路，寄生电感照样很大。根据参考数据，自由空间导线电感约每英寸1nH。4英
EMC整改中，接地是最常被提到的手段，却也是最容易"翻车"的环节。很多工程师困惑：地线明明接了，高频噪声为何依然肆虐？问题往往不在"有没有接地"，而在"怎么接的"。一、你的地线，在高频下可能是根"天线"地线不是理想导体。每英寸导线约有20n
很多工程师把屏蔽罩当成EMC整改的"万能药"，盖上去信心满满，结果频谱仪上的线不降反升。问题出在哪？一、接触不良，屏蔽罩变天线屏蔽罩与PCB屏蔽框之间如果接触不紧密，会形成时而开路、时而短路的"开关效应"。开关是非线性器件，必然产生谐波。更
浪涌测试反复烧芯片，压敏电阻明明选了，就是压不住。多数人栽在一个参数上：只看标称电压，不看钳位电压。1、标称电压不等于保护电压这是最常见的错误。14V标称的压敏电阻，钳位电压在浪涌电流下可能飙到40V甚至更高。你给12V电源选了14V压敏，
传导发射超标，第一反应就是换个更大的共模电感。结果一测，更差了。问题出在哪？不是电感没用，是你只看了一面。1、漏感才是隐形杀手共模电感对共模信号是高墙，对差模信号是坦途。但"坦途"不等于零阻抗。电感量越大，漏感也越大。漏感通常是共模电感量的
ESD测试一碰就复位，TVS明明焊上去了，照样扛不住。问题出在哪？十有八九，不是器件选错了，是板子 layout 拖了后腿。1、TVS选对了，布局废了TVS响应速度是ps级，比压敏电阻快得多，选型本身通常没问题。但ESD脉冲上升时间仅0.7
辐射发射超标，套磁环是最常见的"急救操作"。但一个又一个往上加，频谱纹丝不动，问题出在哪？1、磁环只治一种病磁环的本质是共模扼流圈，只对共模电流有效，对差模噪声几乎无感。套了没效果，无非两种可能：一是超标根源是差模噪声，比如电源纹波、信号沿
电源平面一分割，缝隙就成了EMI的"天线"。很多工程师只关注电压隔离，却忽略了缝隙长度对辐射的致命影响。1、缝隙为什么是EMI杀手当信号走线跨越电源平面的分割缝隙时，回流路径被迫绕行。环路面积急剧增大，直接后果是辐射发射飙升。实测数据很残酷
电源共模噪声超标，是EMC测试中最常见的拦路虎。Y电容作为共模滤波的核心元件，位置选错，效果天差地别。1、四种接法，各有侧重Y电容在开关电源中有四种典型接法：接法一：初级地 ↔ 次级地（最常见）初级地即"热地"，次级地即"冷地"。Y电容跨接
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