扫码关注
栅极电阻只差几欧姆，为什么EMI和MOS温升都变了？
电源板EMI超标，调试时最常见的动作之一，就是把MOSFET栅极电阻从2.2Ω改成4.7Ω、10Ω。
有时候改完效果非常明显：SW节点的尖峰小了，几十MHz一带的辐射也下去了。
但继续加大以后，MOSFET温度又开始上升。于是很多人会问：不就是一个几欧姆的电阻，为什么影响会这么大？
MOSFET Gate不是一个纯电阻输入，而更像一个需要反复充放电的电容网络。
驱动器每次开通，都要给Gate Charge充电；关断时则要把这部分电荷抽走。串联Gate电阻越大，峰值栅极电流越小，VGS变化就越慢。
最关键的是Miller区间。在这段时间里，VGS看起来像停在一个平台上，但VDS正在快速变化。
因此Gate电阻并不是简单地“把VGS变慢”，它会直接改变MOSFET的dv/dt、di/dt和开关节点的高频能量。
图1：Buck开关节点在MOSFET开通、关断瞬间出现高频振铃，快速边沿是EMI的重要激励源。
开关节点几十伏、上百伏的电压如果在几纳秒内完成跳变，会带来非常大的dv/dt。
这个快速边沿会通过寄生电容耦合到散热器、机壳、地和其他网络；同时PCB环路电感与MOSFET的Coss还会形成高频谐振，表现为SW上的过冲和振铃。
把Gate电阻适当加大，相当于降低Gate充电电流，让MOSFET开通/关断边沿变缓。高频谐波减少，振铃激励也会减弱。
TI公开的同步Buck测试中，通过Slew Rate Control降低开关速度，传导EMI得到明显改善。这也是为什么Gate电阻常常是EMI整改阶段最方便的一颗“调试旋钮”。
MOSFET最理想的状态，是要么完全关断，VDS高但IDS接近0；要么完全导通，IDS大但VDS很低。
真正产生大量开关损耗的，是中间切换过程：VDS还没完全下来，IDS已经升起来，两者出现明显重叠。
Gate电阻加大后，这段过渡时间会变长，单次开关能量Eon、Eoff上升。再乘以几百kHz甚至MHz的开关频率，MOSFET温升就可能很明显。
所以你会看到一种典型现象：EMI好了几dB，MOS却明显更热。这个结果不一定是设计错误，而是权衡没有调到合适点。
不要只看VGS。至少同时看VGS和VDS，有条件再加IDS。
第一，看VDS上升、下降速度，以及开关沿附近的Overshoot/Ringing。
第二，看VGS有没有严重过冲、负压或高频振荡。栅极振铃如果跨过阈值，可能引起误导通。
第三，看上下管Dead Time。尤其同步Buck或半桥里，某一侧关得太慢，会缩小死区；严重时存在Shoot-through风险。
第四，看温升与效率。最终Gate电阻不是在示波器上选出来的，而是EMI、效率、温度和器件应力一起定出来的。
图3：MOSFET切换过程中，VGS进入Miller区间的同时VDS快速变化，这一阶段直接影响开关损耗。
很多设计不会只放一个固定Gate电阻，而是利用二极管加两个电阻，让Turn-on和Turn-off使用不同阻值。
比如希望开通慢一些，降低SW dv/dt和EMI；关断却希望更快，避免Miller耦合造成误导通，就可以分别设置。
如果是SiC、GaN或非常快的硅MOS，除了Gate电阻，还要一起考虑Common Source Inductance、Kelvin Source、驱动回路面积以及栅极磁珠。
如果布局本身让驱动回路有很大寄生电感，单纯把Gate电阻越堆越大，只是在用开关损耗替布局问题买单。
一句工程判断：Gate电阻不是“防振电阻”，它本质上是在给MOSFET设定开关速度。
声明：
本文由凡亿教育整理，转载请注明来源！
投稿/招聘/广告/课程合作/资源置换 请加微信：13237418207
![电子设计：离散傅里叶变换的性质[学以致用系列课程之数字信号处理]](https://api.fanyedu.com/uploads/image/f4/7b653b5cf6c5b53ce0972f49b55379.png)
