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波特率对了还乱码？问题根本不在波特率！ 2026-06-24 10:15:51

背钻过孔仿真，残桩留多长才开始影响信号 2026-06-24 10:11:19

Dk频变这么大，仿真里设单值够用吗？ 2026-06-24 10:08:19

快速边沿过冲仿真，串阻到底怎么扫？ 1 凡亿教育北方官方培训基地落地大连，校企协同迈入新阶段 2 光电二极管的工作模式有四种 3 晶振的有源和无源是一个意思吗？区别大吗？ 4 手控电流源在电路里的等效物，竟然是.. 5 【干货】实验教程:控制LED灯——紫光盘古系列高性能入门级1K2K开发板(1) 6 智能PDU的选购方法及考虑因素 7 【赛盛技术案例分享】器件散热胶对产品滤波电路EMC性能影响及仿真分析(工程工艺EMC案例) 8 EMC知识—RS485接口的电磁兼容设计 9 90天全能特训班17期AD-杨孝碧-达芬奇

allegro大面积敷铜

大面积敷铜就是将PCB上闲置的空间用铜箔填充，能起到美观和屏蔽噪声的效果，大面积敷铜可以直接使用敷铜命令，也可以用Z-Copy命令将地平面的铜箔直接复制到外层。

凡亿Nike

2020-08-17 10:19

浏览数4304

Allegro16.6传输参数计算

随着信号速率越来越高，PCB设计时，越来越多的数字电路需要对走线阻抗控制、延迟等传输参数进行计算。Allegro16.6版本提供了一个内置的传输线参数计算工具，能对微带线、嵌入式微带线、带状线、差分线等多种传输数据结构进行传输参数计算。

凡亿Nike

2020-08-15 10:27

浏览数4924

allegro测量命令

凡亿Nike

2020-08-15 10:26

浏览数6339

AD19中同封装的焊盘报错怎么办？

凡亿Nike

2020-08-06 09:34

浏览数7576

Allegro中铜皮如何镜像？

我们在进行PCB设计时，会对元器件或者是整个Groups进行镜像，或者是对整个铜皮也可以是被选中的所有铜皮进行一个镜像操作。

凡亿Nike

2020-07-30 14:06

浏览数5505

Allegro中如何在走线的时候显示线的长度？

我们有时候在设计的时候会走线，那么就会在走线的时候想要实时看下走线的长度。

凡亿Nike

2020-07-30 14:04

浏览数1.09w

Allegro中导出网表出现”Netlister failed”的报错该如何解决？

我们在进行原理图设计的时候，完成之后就需要去进行网表的导出，然后在pcb中去进行设计。有很多学员在原理图导出网表的这一操作中会出现各种各样的报错，那么今天我们就来看看最常见的一项导出网表的报错的解决办法，即”Netlister failed”的报错。

凡亿Nike

2020-07-30 14:03

浏览数1.90w

Allegro pcb如何取消走线记忆功能？

在进行pcb设计的时候，我们经常会进行切换走线的线宽这一项操作。而我们的Allegro 软件中是默认记忆走线线宽的。这个的意思就是我们在连接下一个网络的时候，走线会默认使用连接上一个网络的线宽。那么，这个时候我们就会遇到一个很头疼的问题，就

凡亿Nike

2020-07-30 14:01

浏览数5704

cadence allegro如何标注尺寸参数

allegro如何标注尺寸参数

凡亿Nike

2020-07-17 09:26

浏览数8104

allegro标注如何实现双单位显示

凡亿Nike

2020-07-17 09:24

浏览数4121

在Allegro软件中，其PCB封装的后缀的含义是什么？

在Allegro软件中，其不同的PCB封装文件的后缀是不同的，文章里给大家介绍了其具体含义。

小白电子

2020-07-15 09:18

浏览数4868

在ORCAD原理图中怎么去指定器件的封装呢？

在使用orcad绘制原理图的过程中，需要对每一个元器件进行封装的指定，否则没有指定封装，在输出网表的时，会产生错误。

小白电子

2020-07-14 16:21

浏览数3285

allegro如何做中文字体和镂空字体

凡亿Nike

2020-07-14 14:04

浏览数6517

从Altium原理图迁移转换到Cadence OrCAD17.2高效方法

OrCAD Capture作为行业标准的PCB原理图输入方式，是当今世界最流行的原理图输入工具之一，具有简单直观的用户设计界面。不管是用于设计模拟电路、复杂的PCB、FPGA和CPLD、PCB改版的原理图修改还是用于设计层次模块，OrCAD Capture都能为设计师提供快速的设计输入工具。

李增（WareLEO)

2020-07-14 09:16

浏览数1.02w

Cadence Allegro 17.2怎么避免信号之间的串扰问题（布线耦合系数分析）

串扰是两条信号线之间的耦合、信号线之间的互感和互容引起线上的噪声。容性耦合引发耦合电流，而感性耦合引发耦合电压。 PCB板层的参数、信号线间距、驱动端和接收端的电气特性及线端接方式对串扰都有一定的影响。下面是在SigXplorer里面搭建了一个串扰的仿真链路，黄色部分就是得到的信号之间的串扰分析结果。

李增（WareLEO)

2020-07-13 21:05

浏览数7417