Allegro pcb如何取消走线记忆功能？

​走线过孔与元器件通孔在内层的焊盘具有寄生电容的效应，易造成阻抗不连续，导致信号反射，从而影响信号完整性，allegro提供简单快捷的误判设计功能，可在设计端就将无走线连接层的焊盘去除，最大限度地保证过孔或通孔处与走线阻抗一致。

现在越来越多的高速设计是采用一种有利于加快开发周期的更有效的方法。先是建立一套满足设计性能指标的物理设计规择，通过这些规则来限制PCB布局布线。在器件安装之前，先进行仿真设计。在这种虚拟测试中，设计者可以对比设计指标来评估性能。而这些关键的前提因素是要建立一套针对性能指标的物理设计规则，而规则的基础又是建立在基于模型的仿真分析和准确预测电气特性之上的，所以不同阶段的仿真分析显得非常重要。

答：有时候会发现这样的问题，双击打开PCB文件时，并没有打开，而是新建了一个PCB文件，这是因为注册表被修改了引起的，我们这里讲解一下，如何去修改注册表，能够双击打开PCB文件，具体操作如下所示：

答：在将网表导入到PCB的过程中，经常会出现封装内管脚名或者数目与原理图内的器件管脚不一致，从而导致导入过程中报错，如图4-90所示： 图4-90  导入网表提示解析示意图上图是一个比较典型的封装中管脚与原理图中不一致而出现的报错内容。从上示报错内容（红色框标识的内容）可以获取以下信息点：Ø 器件的封装名为ERF8-40。Ø 封装中有几个多余的管脚，管脚名为41、42、43、44、45、46、47、48。Ø 封装中缺少了几个管脚，管脚名为H1、H

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