器件干涉2.地网络就近打孔，缩短回流路劲3.差分对内等长凸起高度不能超过线距的两倍4.差分走要耦合，且满足差分间距要求5.注意走线不要有直角，后期自己优化一下6.VREF的线宽最少要加粗到15mil以上7.差分对内等长误差5mil8.反馈线

电感中心铜皮需要挖空处理。这里走线需要加粗处理pcb上还有未连接的飞线这里一个过孔不满足载流，需要多打几个，走线也需要加粗处理。以上评审报告来源于凡亿教育90天高速PCB特训班作业评审如需了解PCB特训班课程可以访问链接或扫码联系助教：ht

存在开路报错2.过孔尽量不要打在电阻中间3.走线尽量不要有直角，建议钝角4.时钟信号等长不符合规范5.地址线等长存在报错，以上评审报告来源于凡亿教育90天高速PCB特训班作业评审如需了解PCB特训班课程可以访问链接或扫码联系助教：https

差分走线不满足差分间距要求，锯齿状等长也不能超过线距的两倍2.滤波电容和EAD器件靠近管脚放置3.输出打孔要打在最后一个滤波电容的后面4.焊盘出现不规范，焊盘中心出线至外部才能拐线处理，避免生产出现虚焊5.此处走线不满足载流6.VBAT的滤

原理图1 RS485接口6KV防雷电路设计方案上图，RS485接口防雷电路。接口电路设计概述：RS485用于设备与计算机或其它设备之间通讯，在产品应用中其走线多与电源、功率信号等混合在一起，存在ＥＭＣ隐患。本方案从EMC原理上，进行了相关的

相同网络的铜皮和走线没有连接在一起，后期自己调整一下铜皮属性重新铺铜2.走线未从焊盘中心出线，存在开路3.存在短路4.贴片器件焊盘需要放置top层，后期自己重新处理一下5.电感所在层的内部需要挖空处理6.pcb上存在多处DRC，后期自己更改

PCB工程师在设计电子产品的过程中，不能只考虑设计出来的精度以及完美要求，还有很大一个制约条件就是生产工艺的能力问题，因此DFM可制造性分析非常重要。避免设计出来的产品无法生产浪费时间及成本的问题发生。那么走线层的可制造性都有那些问题呢？走

一个学习信号完整性仿真的layout工程师做layout工程师都知道差分等长规则的设置，但可能有的不了解Xnet的设置，因为在我们平常的layout中发现，其实在电阻或者电容的另一端的走线是特别短的，如果要求没那么严格，也就不需要设置Xne

#凡亿7月星企划#一、什么是传输线在平常的印象中大家可能认为传输线就是我们(layout)平常拉的走线，但实际并不是这样。传输线包括同轴线、多导线、PCB走线(带状线、微带线)，我们今天讨论的是PCB走线。在PCB设计中信号是有回流的，回流

答：我们在前面的问答中讲述了走线的阻抗线宽以及不同的元素之间的间距规则之间的限定，但是，在Allegro软件中各个的约束规则需要在约束规则管理模式开启的情况下，才能起作用的。执行菜单命令Setup-Constrains，在下拉菜单中选择Modes，进行各个约束规则管理模式的选取，如图5-79所示：