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上个月看一篇论文，看到个让我愣住的数据：三维多层片上电容的面积电容密度，突破了1000 nF/mm²。说实话，这个数字对于我们这些做 PCB 的人来说，有点抽象。换算一下。指甲盖大小（约 100 mm²）的地方，能集成100 µF的电容。这
电源入口加了磁珠，本以为高枕无忧，结果信号线上噪声反而更大了。问题不在磁珠，而在你忽略了它和电容之间的那场"共振"。1、凶手是LC谐振磁珠不是纯电阻。它的等效电路是电感L和电阻R串联。当你在磁珠后面放了一颗去耦电容，恭喜，一个LC谐振电路就
很多工程师在PI仿真时面对一个灵魂拷问——电容加到多少个才算够？答案不是拍脑袋，而是让仿真告诉你。1、纹波从哪来？芯片输出级的MOS管在切换瞬间，上下管会短暂同时导通，产生30到100mA的尖峰电流。这股电流撞上电源线的寄生电感，电压就被拉
功放一上电就自激，输出频谱上一堆杂散，功率读数飘来飘去，机器差点烧掉。偏置电路的电阻电容查了三遍，换了几个管子还是老样子。这类问题在功放调试里很常见，真正的问题往往不在偏置本身，而藏在反馈回路、供电去耦和接地里。先搞清楚自激的根在哪功放自激
封面图：浅色工程工作台上的PCB与电容，无文字去耦电容不是BOM里随手贴几个0.1uF就完事。它真正要解决的，是芯片在高速翻转、负载突变、开关动作时，电源脚瞬间“要电流”的问题。电容放对了，电源干净很多；电容放错了，板子照样会抖、会重启、会
PCB培训不能只停留在把网络连接完成。随着接口速率提高、器件边沿变快和板卡尺寸缩小，PCB Layout会直接影响信号完整性、电源稳定性、电磁兼容性和产品可靠性。即使电路原理图正确，如果叠层、回流路径、去耦或关键走线处理不合理，板卡仍可能出
在PCB设计中，电源网络并不是把电源引脚连接起来就算完成。随着芯片工作频率提升、供电电压降低和瞬态电流增大，电源网络的压降、纹波、寄生电感和回流路径都会影响系统稳定性。电源设计不合理，可能导致处理器复位、通信异常、采样噪声增加或高速接口误码
电源完整性 · 同时开关 · 地弹噪声一排IO同时翻转，芯片地脚为什么会“抬高”？这不是地线断了，而是地弹瞬态电流穿过封装与回路电感，会把参考地短暂推离板级地多个 IO 同时翻转时，瞬态电流变化会经过封装引脚、焊盘、平面与去耦回路的寄生电感
