Altium Designer 26-PCB模块化设计

1 CPU模块的设计

1．电容的放置

在CPU电源布线设计中，通常需要配置不同容值的电容，用于完成滤波、旁路和去耦处理。滤波电容，也可作为旁路电容使用，应尽量靠近电源输入或电源输出位置放置，用于抑制电源路径上的高频噪声。如果电源端引入的高频干扰未被有效旁路，可能会通过供电网络耦合进入芯片内部，影响系统稳定性。

去耦电容主要用于数字电路高速翻转时的瞬态电流补偿，能够缓冲电压波动，降低电源纹波。一般情况下，大容量电容应尽量放置在主控芯片背面或靠近主控的位置，以提升电源瞬态响应能力，并尽量将电源纹波控制在100mV以内，避免在大负载工作状态下出现纹波过大或供电不稳定的问题。

本实例受结构空间限制，小容量去耦电容优先靠近CPU背面放置；大容量电容则根据布局空间，就近布置在CPU周边及主要供电路径上，如图2-1所示。

2．电源供电的设计

电源供电设计是主板稳定运行的关键环节，直接影响整机性能、可靠性和长期工作稳定性。在RK3576AIoT主板设计中，应严格依据RK3576的电流需求和供电参数进行电源网络规划。其中，VDD_NPU、VDD_BIG_DVDD、VDD_LIT_DVDD、VDD_LOGIC_DVDD等电源主要为主控核心模块供电，峰值电流可达4A。因此，从PMU电源输出端到主控对应电源引脚之间，应保证足够面积的电源铺铜，以降低供电路径阻抗和压降。对于主要供电通道，建议电源铜皮宽度控制在3～5mm左右。承载电流的过孔可采用0.3mm孔径/0.5mm焊盘的规格，并根据电流大小设置8～14个过孔，以提高过流能力，降低通道阻抗，减少局部温升。核心模块极限电流参考如图2-2所示。

3．FB反馈设计

CPU_BIG_DVDD与GPU_LOGIC_DVDD的反馈补偿设计，主要用于补偿供电路径上的电压损耗，提高电源环路的动态调节能力，保证负载变化时电压能够及时稳定地恢复。

如图2-3所示，高亮部分走线为VDD_GPU的反馈补偿线，该线另一端连接至对应DC/DC电源芯片的FB反馈端。反馈线应尽量沿电源PWR层对应路径并行布线，使反馈点能够真实反映负载端电压情况。

反馈走线在布局布线时应避免受到高速数据线、时钟线及其他强干扰信号的影响。若反馈线受到串扰，可能会导致电源反馈采样异常，从而引起输出电压不稳定，严重时甚至产生振荡。

反馈线对载流能力要求不高，因此走线不需要过宽，通常设置为10～15mil即可。需要注意的是，反馈线应保持路径清晰、参考稳定，并尽量避免跨分割区域布线。

本设计中，CPU_BIG_DVDD采用RK常规推荐的远端反馈方案，如图2-4，由于该路电源纹波已能够满足设计要求，同时考虑RK3576附近电容摆放空间受限，因此未采用利用PCB走线等效电感的远端反馈方式。

4．晶振的设计

晶振属于敏感器件，同时也是潜在干扰源，布局布线时应重点处理。晶振本体区域的TOP层及相邻第二层应避免其他网络走线，防止外部信号耦合影响时钟稳定性。

晶振引脚和负载电容附近应适当增加地过孔，保证良好的回流路径。晶振走线应尽量短、尽量直，避免换层，晶振、负载电容及相关走线应尽量放置在同一层。

晶振电路可采用π形滤波方式，以抑制高频干扰，如图2-5所示。整体设计应以缩短回路、降低串扰、保证时钟稳定为原则。

5．其他设计

主控芯片下方应布置足够数量的地过孔，并尽量均匀分布、交叉连接，如图2-6所示。这样可以降低接地阻抗，改善电源回流路径，提高电源质量和系统稳定性。同时，地过孔还能增强垂直导热能力，有利于主控芯片散热。对于大电流电源网络，也可采用类似方式增加过孔数量和覆铜面积，以提高载流能力并降低局部温升。

2 PMU模块的PCB设计

1、RK806S-5电源模块的划分

电源管理单元（PMU）可理解为由多个DC/DC和LDO集成组成的电源管理模块。相比传统分立电源方案，PMU具有转换效率高、功耗低、外围器件少、占用空间小等优势，更适合高集成度主板设计。在PCB设计时，可按照分立电源的思路对PMU进行模块化分析。通过参考电源二叉树，如图2-7所示，明确各路电源的输入、输出及对应封装引脚，从而区分主供电路径和分支供电路径。

对于主供电路径，应结合电流大小进行加粗走线或大面积铺铜处理；对于支路电源，则可根据实际电流需求合理设置铜宽。设计时可结合电源二叉树中的电流参数，以及前文介绍的铺铜宽度计算方法，完成各电源网络的PCB铺铜设计。

2．RK806S-5的设计

与所有的DC/DC设计一样，一般在设计之前，需要找到它的规格书，设计参考官方规格书手册，这样可以更方便、更好地设计电源。

1）保证输入、输出电容地尽量靠近芯片地，如图2-8所示，输入、输出电容的接地端需要根据供电电流的大小打相对应数量的过孔到主地上。

（2）整体布局时，应从电源质量和散热两方面综合考虑RK806S-5与RK3576的相对位置。RK806S-5应尽量靠近RK3576，以缩短主供电路径、降低线路阻抗；但两者也不宜过近，应预留合理间距，避免热量集中。

摆放方向上，应优先保证RK806S-5中BUCK大电流输出电源到RK3576的走线或覆铜路径顺畅，尽量减少绕线和交叉，以降低压降、改善供电稳定性。

（3）其他注意事项：

1、RK806S-5的RESETB引脚10nF电容应靠近对应管脚放置，以提高复位信号的抗干扰能力。

2、过孔载流能力可按0.5/0.3mm过孔估算：高压电源单个过孔建议按0.8A计算，低压电源（1V以下）单个过孔建议按0.4A计算。

3、大电流BUCK的输入、输出电容，其正极和负极均应布置足够数量的过孔。尤其是电容负极过孔不能忽略，否则会影响滤波效果和回流质量。

4、电源部分器件的焊盘和过孔不建议采用“热焊盘”连接方式，应尽量采用完整铺铜连接，以降低阻抗并提升载流能力。

5、RK806S-5管脚区域建议禁止大面积覆铜，各管脚通过走线引出。走线宽度不应超过管脚宽度，避免因焊盘等效变大导致贴片连锡风险。

6、RK806S-5的散热接地焊盘应优先保证足够数量的接地过孔，用于降低接地阻抗并增强散热能力。一般建议至少布置7×7个0.5/0.3mm过孔，或8×8个0.4/0.2mm过孔，如图2-9所示。

3）RK806S-5的BUCK PCB设计要求：

（1）电源输入过孔

对于电源输入，若合并供电，至少需要设置5个0503过孔；若分开供电，每一路至少需要3个及以上0503过孔，以保证输入电流能力。

（2）输入电容放置

输入电容应尽量靠近RK806S-5放置，缩短VCC与GND的连接回路。若输入电容放置在芯片背面，应保证电容GND端靠近RK806S-5的散热焊盘区域，以降低回路阻抗。

（3）SW路径设计

SW节点走线应尽量短、粗，芯片引脚引出后应尽早扩大铜皮面积，以提高过流能力并改善电源转换效率。

（4）输出电容配置

输出电容应根据实际负载电流和纹波要求进行配置，并按照参考设计中的电容数量和位置进行合理分配。

（5）电源输出过孔

输出过孔数量应根据实际应用电流确定。以RK3576应用为例，BUCK1为CPU_BIG提供约4A电流，BUCK3为CPU_LIT提供约2A电流。BUCK1和BUCK3输出电容的GND端可相邻共用，但应至少设置15个以上0503过孔；空间允许时，可补充小尺寸过孔。若BUCK1输出需要换层，应至少保证10个及以上0503过孔；BUCK3输出换层时，应至少保证5个及以上0503过孔，如图2-10所示。

4）RK806S-5的LDO PCB设计要求：

RK806S-5集成11路LDO，其中包括5路NMOS LDO和6路PMO SLDO。NLDO1/2/5与PLDO2/3/5/6最大负载电流可达300mA；NLDO3/4与PLDO1/4最大负载电流可达500mA。

LDO输入电容应尽量靠近芯片放置，使输入电容与VCC11/12/13/14及GND之间的连接回路尽可能小。RK806S-5的VCCA电容必须靠近对应管脚，并远离干扰源。其地焊盘应可靠接地，且到RK806S-5散热焊盘的路径应尽量短，避免被其他信号分割。

LDO输出电容同样应靠近芯片放置，使输出电容与PLDO1/2/3/4/5/6、NLDO1/2/3/4/5及GND之间形成最小回路，以降低输出纹波和环路阻抗。

LDO输出走线宽度应根据实际负载电流确定。对于1.8V及以上的LDO，可按1mm线宽承载1A估算；对于1.8V以下的LDO，建议按1mm线宽承载0.5A估算。若走线长度超过10cm，应适当增加线宽，以降低线路压降。

LDO输出从芯片引出后应尽快加宽至设计所需宽度。尤其是低压大电流NLDO，应重点关注走线长度、压降和纹波，确保后端目标芯片获得稳定供电，如图2-11所示。

3 存储器LPDDR4的设计

本RK3576AIoT主板采用LPDDR4作为DDR存储器。由于DDR接口对时序、阻抗、长度匹配和电源完整性要求较高，整体设计建议优先沿用原厂Demo方案，以降低设计风险并提高调试成功率。

若需根据实际项目进行自主设计，应在充分理解原厂参考设计的基础上，严格按照LPDDR4的布局布线规则进行处理，重点关注器件布局、信号分组、等长控制、阻抗控制、电源去耦和参考平面完整性等要求。具体设计可按以下内容执行：

1、器件间距规划

LPDDR4与CPU主控对应Bank的中心出线位置，应和DDR中心位置保持约600～800mil的间距，便于后续扇出、布线及等长控制。

2、电源去耦设计

电源设计是DDRPCB设计中的关键环节，供电稳定性和电源纹波大小会直接影响CPU与LPDDR4的工作可靠性。因此，滤波电容布局应重点关注以下要求：

（1）CPU端和LPDDR4颗粒端的电源引脚，应尽量做到每个电源引脚就近配置对应滤波电容，电容应尽可能靠近相关引脚放置。

（2）电源连接应遵循“短而粗”的原则，尽量缩短电源与地之间的回路路径，降低寄生电感和电源阻抗。

（3）CPU和LPDDR4周边应均匀布置一定数量的储能电容，用于增强瞬态电流供应能力。每片LPDDR4颗粒至少应配置一个储能电容，如图2-12所示。

3、LPDDR4信号布线要求

1）阻抗控制

LPDDR4信号线应满足阻抗控制要求。单端信号阻抗建议控制为40Ω，差分信号阻抗建议控制为80Ω。

2）DQ数据线分组布线

DQ数据线建议按Byte分组布线，每组尽量走在同一层。例如：

D0～D7、DM0（DBI0）、LDQS0+/LDQS0-为一组；

D8～D15、DM1（DBI1）、LDQS1+/LDQS1-为一组。

地址线是否同层可不作强制要求。

3）减少过孔Stub

为降低过孔Stub对信号质量的影响，叠层布线时应优先保证DQ、DQS、CLK等关键信号的布线层。若BGA位于TOP层，DQ线应尽量靠近BOTTOM层布线，以缩短过孔Stub长度，提升信号质量。

4）优先采用内层布线

顶层和底层可优先用于数据线扇出，其余信号应尽量结合屏蔽和参考平面进行规划。除焊盘到过孔之间的短连接外，LPDDR4信号线建议尽量采用内层带状线布线，以提高阻抗连续性和抗干扰能力。

5）信号间距控制

DQ与DBI数据线组内间距建议满足3W，与其他组外信号间距建议不小于4W。DQS和CLK等关键信号与其他信号之间的间距建议不小于5W。

6）分组隔离处理

数据线、地址/控制线、时钟线之间的间距建议不小于3W。空间允许时，可在不同信号组之间增加GND隔离线，隔离地线宽度建议为15～30mil，以降低串扰并改善信号完整性。

整体布线示意如图2-13所示。

7）ZQ信号处理

ZQ属于模拟类信号，走线应尽量短，并尽可能降低走线阻抗。设计时可适当加宽走线，建议线宽约为40Ω单端阻抗线宽的3倍。

8）BGA密集区域间距

在BGA过孔密集区域，同组内的数据线、地址线间距可局部缩小至2W，但该区域走线应尽量短，并尽可能保持直线，避免长距离使用小间距布线。

9）走线均匀性

在空间允许的情况下，LPDDR4各信号线之间的间距应尽量保持均匀，避免间距突变，以提高布线一致性和信号稳定性。

10）与非DDR信号隔离

LPDDR4信号与其他非DDR信号之间应保持足够距离，建议不小于4倍介质层厚度。必要时可对DDR信号区域进行整体包地处理，以降低外部干扰。

11）参考平面连续性

所有LPDDR4信号线不得跨越平面分割区域，走线下方应保持完整参考平面。信号换层时，若参考层发生变化，应在换层附近增加回流地过孔或去耦电容，保证回流路径连续，如图2-14所示。

内层信号线应尽量布置在两个参考平面之间，避免相邻层同时为信号层，以降低串扰风险。走线与参考平面边缘应保持4mil以上间距。数据线参考平面优先采用GND-GND结构，也可采用一侧GND、一侧对应电源的结构，但应保证数据线距离GND平面更近。地址线、控制线及CLK信号的参考面优先选择GND与VDD，也可采用GND与GND作为参考平面，以保证信号回流路径稳定，如图2-15。

13）LPDDR4电源设计要求

·VDDQ电源设计

VDDQ为LPDDR4的I/O接口电源，电压为1.1V，主要为DQ、DQS、DM以及CA等信号的驱动电路供电。由于VDDQ引脚分布较分散，且工作电流相对较大，建议在电源平面中为其预留独立供电区域。设计时可结合电源平面电容和就近去耦电容，保证I/O电源完整性。该路电源可按1.5A电流进行设计。

·VDD电源设计

VDD为LPDDR4的核心数字电源，电压为1.1V，主要为DRAM内部存储阵列、控制逻辑等核心电路供电。该电源对噪声较敏感，应与I/O电源适当隔离，并在电源平面中单独分配区域。设计时可按1A电流进行规划，内层走线宽度建议不小于40mil。

·VDD2电源设计

VDD2为LPDDR4的辅助电源，电压为1.8V，主要用于ZQ校准电路、DLL等模拟模块。该电源应进行独立滤波处理，高频去耦电容应靠近LPDDR4封装引脚放置。设计时可按1A电流进行规划，内层走线宽度建议不小于40mil。如图2-15所示。

14）LPDDR4信号分组与等长规则

在LPDDR4布线前，应先完成信号分组，便于规则设置和等长控制。本设计中，DDR信号可分为以下几组：

低八位数据组DDR_data：D0～D7、DM0（DBI0）、LDQS0+、LDQS0-，共11根信号线。

高八位数据组DDR_data：D8～D15、DM1（DBI1）、LDQS1+、LDQS1-，共11根信号线。

地址、控制及时钟组DDR_addr：地址线、控制线和时钟线统一作为DDR_addr组进行布线和等长控制。

·等长设计时，数据线应以对应的DQS为基准进行等长；地址线、控制线和时钟线应以CLK为基准进行等长。若PCB软件中无法自动指定时钟线为基准线，应手动选择CLK作为参考线。

·数据线应尽量缩短，建议总长度不超过2000mil。同一数据组内的长度误差应控制在±5mil以内。DQS和CLK差分对的对内误差应控制在±2mil以内，差分对内间距不宜超过2倍线宽。

·地址线、控制线和时钟线作为一组进行等长控制，组内以CLK为参考，长度误差建议控制在±10mil以内。信号实际长度应包含器件封装管脚长度，设计时应尽量获取管脚长度参数，并导入PCB软件参与等长计算。

·对于部分内核结构特殊的芯片，应以芯片设计指南或原厂参考板为准。尤其是Intel、AMD等平台，应重点核对芯片手册中的DDR布线要求。

4 eMMC存储器模块的PCB设计要求

RK3576 AIoT 主板配置了 1 颗 eMMC 存储器，主要用于系统启动、固件存储、应用程序运行及数据缓存等场景。eMMC 与主控之间通过高速存储接口连接，其信号质量会直接影响系统启动速度、读写稳定性和整机可靠性。因此，在 PCB 设计中应重点关注 eMMC 的器件布局、供电去耦、信号等长、参考平面连续性以及 BGA 扇出处理。

eMMC整体走线要求如表2-5所示

除表中要求外，PCB设计时还应注意以下几点：

（1）参考平面与回流过孔

eMMC信号换层时，换层前后的参考层建议均为GND平面。信号过孔附近30mil范围内，建议增加GND回流过孔，并将换层前后的地参考平面连接起来，以改善信号回流路径。

（2）走线集中与包地处理

eMMC信号线应尽量集中布线，并可根据空间情况进行包地处理。若空间允许，可适当进行等长控制，长度误差建议不超过±100mil，以提升eMMC通信稳定性和兼容性。

（3）BGA出线处理

eMMC采用0.5mmPitchBGA封装。为避免局部采用过小线宽、线距而增加整板生产难度和成本，可对无功能焊盘进行适当缩小处理，以便完成信号扇出，如图2-16所示。

5 MIPI Camera摄像头的PCB设计

RK3576 AIoT 主板配置了 1 路 MIPI 摄像头接口，主要用于连接外部 Camera 模组，实现图像采集、视频输入和视觉识别等功能。由于 MIPI 摄像头接口属于高速差分接口，PCB 设计时应重点关注差分阻抗控制、等长处理、参考平面连续性、连接器隔离、电源去耦及 ESD 防护，以保证图像信号传输的稳定性和抗干扰能力。

1．MIPI差分信号布线

MIPI差分线阻抗建议控制为100Ω，误差不大于±10%。走线下方应保持连续参考平面，优先参考GND层，并尽量缩短信号长度。数据差分对内长度误差建议控制在5mil以内；不同差分对之间长度误差建议控制在10mil以内。MIPI_RX_CLKP/CLKN通常不强制与数据通道等长，但实际设计中可与数据线统一进行等长控制。MIPI信号应远离其他高速、高频及强干扰信号，间距建议不小于3W，并避免长距离平行走线,如图2-17所示。若需要换层，差分对两根线应同时换层，并保持过孔对称。

2．连接器与信号隔离

Camera采用连接器方案时，MIPI差分信号经过连接器应做好隔离处理。相邻差分对之间建议使用GND管脚隔开，以降低串扰风险。若空间受限无法设置GND隔离，差分对之间的间距建议不小于15mil。MCLK信号应进行包地处理，并与MIPI差分信号通过GND隔离，避免时钟信号对高速差分线产生干扰。

3．包地与回流处理

MIPI走线可进行整组包地处理，包地GND线建议每隔约150mil增加一个接地过孔，以增强屏蔽效果并保证回流路径连续。

信号换层位置附近应注意参考平面的连续性，必要时在差分过孔附近增加GND回流过孔，降低回流路径阻抗，如图2-18所示。

4．电源与去耦设计

CameraSensor的AVDD、DOVDD、DVDD三路电源建议分开供电，避免混用一路电源造成相互干扰。各路电源的去耦电容应尽量靠近Camera连接座放置，以提高供电稳定性，如图2-19所示。

对于暗环境成像项目，建议在模组端预留DVDD/AVDDLDO位置。其中DVDD优先采用LDO供电，尽量避免使用DC-DC供电，以降低电源噪声对图像效果的影响。

5．测试点与布局位置

Camera连接座附近如需预留测试点，测试点应靠近连接座，且分支走线Stub应尽量短，避免影响高速信号质量。如图2-21所示。

Camera模块应远离无线通信天线、电源功率器件等强辐射区域，以减少外部干扰对MIPI信号和图像质量的影响。

6 TFCard的设计

RK3576AIoT主板支持TFCard外扩存储，可用于系统调试、数据存储、固件升级及日志记录等场景。TFCard接口通常采用SDIO总线连接，设计时应重点关注供电稳定性、ESD防护、走线长度和信号完整性，原理图示意如图2-20所示。

1、SD卡的VDD脚供电电压为3.3V，去耦电容不得删减，布局时要靠近卡座放置。

2、TF卡尽量放置在板边，方便插拔，ESD器件要靠近TF卡来放置，走线需要先经过ESD器件再进入SD卡，不要打孔穿，如图2-21所示。

3、SD卡走线为单端线，控制阻抗50欧姆;

4、所有的信号线尽量走在同一层，这样有利于信号的一致性，走线与高频信号隔开，空间准许的情况下，单根包地，空间紧张的情况下整组进行包地处理，走线需要有完整的参考平面;

5、SD卡的时钟信号，与其他信号线的间距保证20mil左右，有空间的情况下，包地处理;

6、组内数据线不要相差太大，需要控制400mil以内，走线总长度不要太长尽量控制在12.5inch之内，以提高稳定性和兼容性;

7、SD卡所有的信号线要做等长处理，以时钟线为目标线，误差控制在400mil以内即可。

7 USB接口布局与布线设计

RK3576AIoT物联网主板配置了1路USB3.0接口和5路USB2.0接口，可为系统提供丰富的外设扩展能力。USB3.0主要用于高速数据传输场景，USB2.0则更多用于常规外设、调试接口及功能模块连接。由于USB接口属于高速外部接口，PCB设计时不仅需要满足阻抗、等长和参考平面要求，还应重点考虑ESD防护、供电滤波和接口可靠性，以提升整机通信稳定性和产品兼容性。

1．USB的PCB布局要求

USB接口应尽量靠近板边或结构开口位置放置，并根据连接器类型适当伸出板边，以便于插拔和装配，直插式接口可根据结构要求单独处理。

ESD器件、共模电感及阻容器件应靠近USB接口放置，推荐顺序为：接口→ESD→共模电感→阻容网络→主控端。ESD器件与USB接口之间应预留合理间距，一般建议约1.5mm，便于焊接和维修。如图2-22所示。

布局时应优先缩短USB差分线长度，尤其是USB3.0的RX、TX高速差分线，应尽量减少绕线和交叉。

2．PCB布线要求

USB信号应按差分方式布线，差分阻抗控制为90Ω。走线应尽量短，必要时进行包地处理，总长度建议不超过6000mil。USB差分线应优先布线，并尽量减少换层过孔，以降低阻抗不连续和信号反射风险。若必须换层，差分对两根线应同时换层，并在换层位置附近增加一对GND回流过孔，保证信号回流路径连续。

差分线应保持线宽、线距一致，避免与高速时钟、电源开关节点、射频信号等强干扰网络长距离平行。若受管脚分布、过孔或空间限制导致差分线长度不一致，应按差分等长规则进行补偿，差分对内长度误差通常控制在5mil以内，以降低时序偏差和共模干扰，提高信号质量。

8 LVDS接口的PCB设计

RK3576AIoT物联网主板配置了LVDS显示接口，可用于连接工业屏、车载屏、嵌入式显示屏及其他中小尺寸液晶显示模组，满足人机交互、数据显示和图像输出等应用需求。LVDS接口采用低压差分信号传输方式，具有抗干扰能力强、传输稳定、EMI较低等特点。

1．PCB布局要求

LVDS接口差分信号较多，为便于阻抗控制和信号布线，PCB通常建议采用多层板设计，如图2-27所示。接口电源的滤波电容应尽量靠近接口电源管脚放置，以缩短供电回路，提升电源稳定性。若接收端设计有匹配电阻，匹配电阻应尽量靠近接口或接收端放置，减少信号反射。如图2-23所示。

2．PCB布线要求

LVDS差分线阻抗建议控制为100Ω，差分对内应保持紧耦合布线。P、N两线长度误差应控制在5mil以内，并按照差分等长规范进行处理，如图2-24所示。

LVDS数据信号应参考差分时钟进行组内等长控制，长度误差建议控制在±25mil以内，以减少数据偏移，提高显示信号的同步性和可靠性。LVDS差分线应尽量短而直，减少过孔数量。每组差分信号允许的过孔数量建议不超过2个。若必须换层，应在差分过孔附近增加GND回流过孔，保证换层后的回流路径连续，如图2-25所示。

差分信号过孔之间的区域，各层应保持净空，避免其他信号穿越。差分信号出线时应保持耦合和对称，尽量减少不耦合长度，如图2-26所示。

LVDS差分对走线应避免过长和频繁转弯，拐角处建议采用45°走线或弧线，避免90°直角拐弯，如图2-27所示。

LVDS走线层可根据叠层和布线空间选择微带线或带状线，但走线下方必须保持完整参考平面，禁止跨越平面分割区域。跨分割会造成阻抗不连续，影响信号质量。

不同LVDS差分对之间的间距，建议大于2倍差分线间距；LVDS与其他信号之间的间距建议大于3倍差分线间距。必要时可增加GND包地和接地过孔隔离，以降低串扰，如图2-28所示。

9 Audio音频模块的PCB设计

RK3576AIoT物联网主板配置了MIC、SPK和耳机接口，并采用ES8388音频编解码芯片完成音频输入与输出处理。该部分主要用于实现麦克风采集、扬声器播放和耳机音频输出等功能。由于音频电路对电源噪声、地回流、模拟信号串扰及数字接口干扰较为敏感，因此在PCB布局布线时，应重点关注模拟与数字区域划分、音频电源滤波、信号走线隔离、器件靠近关系及接口防护设计，以保证音频信号质量和整机抗干扰能力。

1．PCB布局要求

音频相关器件应按照信号流向合理摆放，ES8388、功放、麦克风接口、耳机座、扬声器接口等应尽量集中在音频区域，避免与LCD、DRAM、RF、电感和电源开关节点等强干扰区域混合布局。

所有音频CLK信号建议预留22Ω串接电阻，并靠近RK3576放置，以改善时钟信号质量。对于SAI、I2S、PCM、TDM或PDM接口连接多个外设的情况，CLK相关器件布局应便于后续采用菊花链拓扑连接，减少分支和Stub。

芯片各IO电源域的去耦电容应靠近对应电源管脚放置。若为双面贴装，建议优先放在芯片对应电源管脚背面；若为单面贴装，则应放在离芯片最近的位置，以缩短电源回路。

喇叭功放输出端若设计有磁珠、LC滤波等器件，应尽量靠近功放输出端放置，以优化EMI表现。耳机座、麦克风等外部接口的TVS保护器件应靠近连接座放置，信号拓扑建议为：接口→TVS→音频IC。TVS的GND管脚应就近增加地过孔，至少保证两个0402过孔，以增强静电泄放能力。

2．PCB布线要求

所有CLK信号不建议相邻并行走线，应独立包地处理。包地GND线每隔300mil以内应增加接地过孔，保证屏蔽效果和回流路径连续。

SPKP/SPKN喇叭输出信号应按耦合差分方式布线，并整组包地。走线宽度应根据功放输出峰值电流计算，同时尽量缩短走线长度，降低线阻和功率损耗。

耳机左右声道输出应分别独立包地，避免左右声道之间串扰，提升通道隔离度，走线宽度建议大于10mil。麦克风单端连接时，MIC信号应单独走线并包地；麦克风差分或伪差分连接时，应按差分方式布线，并整组包地。MIC信号走线宽度建议不小于8mil。

所有音频信号线应远离LCD、DRAM等高速信号，不应在高速信号相邻层布线。音频信号相邻层应优先为完整GND平面，并避免在高速信号附近打孔换层。音频信号还应远离电感区域、RF信号和射频器件，以降低噪声耦合风险，有条件下还可以进行音频与数字区域进行分割，如图2-29所示。

10 Wi-Fi/BT模组的PCB设计

RK3576AIoT物联网主板支持通过SDIO3.0接口连接Wi-Fi/BT模块。该部分同时包含数字接口、射频链路、电源网络和天线结构，对PCB布局布线要求较高。设计时应重点关注模块位置、射频阻抗、数字信号隔离、电源去耦和天线走线质量。

1．PCB布局要求

Wi-Fi/BT模块应优先放置在靠近板边或板角的位置，便于天线布置和射频信号辐射。模块应远离DDR、HDMI、USB、LCD等高速信号区域，同时避开喇叭、电感、电源开关节点等磁性或强干扰器件，减少对射频信号的影响。

模块下方TOP层不建议走线，应保持完整GND参考平面。SDIO、PCIe、UART、PCM等数字信号应尽量绕开模块投影区域后再连接至模块管脚，避免数字信号对射频区域产生干扰。

模块的射频部分与数字部分应进行合理分区，必要时可增加屏蔽罩，以降低射频与数字电路之间的相互干扰，如图2-30所示。

模块的VBAT、VDDIO等电源脚去耦电容应靠近模块放置，并尽量与模块处于同一层。模块相关电源电感和电容也应靠近模块布局，电源走线宽度建议大于15mil，以降低供电阻抗和电源噪声，如图2-31所示。

晶振应与Wi-Fi/BT模块同层放置，并尽量靠近模块，减少过孔和走线长度。晶振电路建议按π形结构布局，走线尽量短，并采用类差分方式出线，如图2-32所示。

2．射频走线要求

RF传输线特征阻抗应控制为50Ω，阻抗偏差控制在±10%以内。射频走线下方应保持完整参考地平面，走线两侧应进行连续包地，并配合接地过孔形成良好的屏蔽和回流路径。

射频传输线应尽量短、直、宽，建议线宽不小于8mil，以降低传输损耗。射频线应避免与数字信号线、电源线交叉，不应出现分支，尽量避免换层。若必须转向，应采用圆弧或45°走线，避免锐角和直角转弯造成阻抗突变和信号反射。

模块RFPin附近的相邻层建议进行挖空处理，以降低寄生电容影响。若使用IPEXRF连接座，连接座下方同样建议挖空，以减少寄生效应。

射频链路应预留π型或T型匹配电路，便于后期调试天线匹配。天线及微带线同样应按50Ω±10%阻抗控制，天线路径越短越好，不允许分支，不建议打过孔。天线走线转向时应采用弧形走线，避免直角转弯，如图2-33和图2-34所示。

3．SDIO与数字信号布线要求

SDIO信号作为Wi-Fi/BT模块的数据传输接口，应尽量平行布线，并进行整组包地处理。若空间允许，CLK信号建议单独包地，以降低时钟对其他信号的干扰。

SDIO信号应远离电源线、高速信号线及射频走线，避免产生串扰。组内任意两根信号线的长度误差建议控制在400mil以内，并尽量保持等长，否则可能影响SDIO3.0高速模式下的稳定性和最高工作频率，如图2-35所示。

模块下方应保持完整地平面，其他信号尽量走内层，避免在模块投影区域穿越。数字信号与射频走线应尽量分区布线，减少交叉和并行耦合，以提高Wi-Fi/BT模块的通信稳定性和抗干扰能力。如图如图2-36所示。

11 千兆网口的PCB设计

RK3576AIoT物联网主板除支持Wi-Fi/BT无线联网外，还提供千兆以太网接口，用于实现稳定可靠的有线网络通信。千兆网口通常由RK3576MAC、外部PHY芯片、网络变压器和RJ45接口组成。在PCB设计中，应重点关注PHY与主控之间的接口布线、差分阻抗控制、网络变压器布局、RJ45接口防护、电源滤波及EMC处理，以保证网络通信的稳定性和抗干扰能力。

1．RJ45网口布局要求

RJ45、网络变压器和以太网PHY芯片应按照信号流向依次摆放，尽量避免绕线。RJ45与变压器之间距离应尽可能短，PHY芯片与变压器之间距离一般建议不超过5inch。若RJ45内部集成网络变压器，则PHY芯片应尽量靠近RJ45放置，如图2-37所示。

复位电路应靠近PHY芯片放置，并尽量远离TX、RX差分信号及时钟信号。时钟电路应靠近PHY芯片的时钟引脚，同时远离板边、高频信号、IO接口、磁性元件及强干扰区域，如图2-38所示。

网络变压器交流端接电阻应靠近变压器放置。变压器下方各层建议进行挖空处理，挖空范围可参考变压器封装丝印框，不必扩大到引脚区域，如图2-39所示。

RJ45接口区域应做好外壳地处理。若RJ45内部集成变压器，接口区域下方也建议挖空处理，外壳地与系统GND之间间距建议不小于1mm。外壳地与DGND之间的桥接电容应靠近外壳地管脚放置，并采用较宽走线连接,如图2-40所示。

2．网口差分信号布线要求

网口TX、RX差分线应尽量短而直，优先选择合适的信号层进行布线。差分阻抗应按以太网接口要求控制，差分对内应保持紧耦合和对称布线。

差分对内长度误差建议控制在5mil以内，差分对之间通常不要求等长。不同差分对之间的间距建议满足4W以上，以降低串扰。若受管脚分布、过孔或走线空间影响导致长度不匹配，应按照差分等长规则进行补偿，如图2-41所示。

千兆以太网差分线应尽量减少换层，过孔数量建议不超过2个。若必须换层，应在距离信号过孔200mil范围内增加GND回流过孔，保证回流路径连续。

LED信号走线建议加宽到10mil以上，相关供电或控制管脚走线可按10～20mil处理。除差分信号外，其他网口相关信号建议加宽到20mil以上。变压器地网络应通过较宽走线连接，以降低回流阻抗。

3．RGMII接口布线要求

RGMII是MAC与PHY之间常用的千兆以太网接口，采用4bit数据总线，工作时钟为125MHz，并在时钟上升沿和下降沿同时传输数据，最高可支持1000Mbps速率。

RK3576与PHY芯片之间的RGMII接口应将发送信号和接收信号分开布线，避免TX与RX网络混合穿插，如图2-42所示。各信号线之间建议满足3W间距要求。发送总线和接收总线应分别进行等长控制，组内长度误差建议控制在±120mil以内，具体参数可参考设计表格15-4所示要求。

为提高RGMII/RMII接口稳定性，相关VCCIO电源去耦电容不得删减，布局时应靠近对应电源管脚放置，如图2-43所示。

RGMIICLK信号建议全程包地处理，并在包地线上每隔约150mil增加一个接地过孔。时钟相关去耦电容应靠近管脚放置，如图2-44所示。PHY晶振应靠近芯片XIN/XOUT管脚摆放，并进行包地处理，同时在周边增加地过孔。如图2-45所示。

12 HDMI的PCB设计

RK3576AIoT物联网主板配置了1路HDMI2.1接口，可用于连接显示器、电视、采集设备及其他高清显示终端，满足图像显示、视频输出、人机交互和多媒体应用需求。HDMI属于高速显示接口，PCB设计时应重点关注连接器布局、ESD防护、差分阻抗控制、等长处理和参考平面完整性。

1．PCB布局要求

HDMI接口应按照整机结构要求放置在PCB板边，保证接口方向、外壳位置和插拔空间满足装配要求。

ESD静电保护器件应尽量靠近HDMI座子放置，且优先级应高于串阻、串容等器件，以便在静电进入接口时优先泄放，提高接口防护效果，如图2-46所示。

HDMI相关的防倒灌电路、分压电路、检测电路等器件，可按照就近原则放置在HDMI座子附近。HDMI接口的5V供电电路也应靠近HDMI座子布局，以缩短供电路径并提高接口供电稳定性。

2．PCB布线要求

HDMI 2.1接口布线要求可参考表2-3。高速差分信号应按差分规则布线，差分阻抗建议控制为100Ω，单端信号阻抗建议控制为50Ω。所有HDMI信号线应尽量靠近完整GND参考平面布线，避免跨分割区域。

四对高速差分信号之间的间距建议保持15mil以上，并进行包地处理。包地线上应布置接地过孔，过孔间距建议小于150mil。包地线与信号线之间的空气间距建议不小于4W，以降低串扰并改善回流路径，如图2-47所示。

HDMI四对差分信号应进行等长控制。差分对内长度误差建议控制在5mil以内，差分对之间长度误差建议控制在10mil以内，以保证高速信号的时序一致性。

隔直电容和电阻之间的连接线也应按照差分信号要求进行布线，保持线宽、线距和阻抗连续，避免在器件焊盘附近形成残桩，如图2-48所示。

3．器件焊盘与参考处理

HDMI高速链路中的相关电阻应注意参考平面处理。若电阻采用隔层参考方式，相邻层可挖去与电阻PAD大小相近的GND铜皮，以降低焊盘寄生影响，如图2-49所示。

15.6RK3576AIoT主板的设计检查要点

一个完整、可靠的产品设计，并不只是在完成原理图和PCB布局布线后就结束。为了保证产品功能稳定、性能可靠，并具备良好的可生产性，还需要在设计完成后进行系统性的检查与验证。

在实际项目中，原理设计、PCB设计、器件选型、可制造性和可测试性等环节，都可能存在细节遗漏。若这些问题未能在投板前及时发现，可能会导致样板调试困难、改板次数增加，甚至影响后续量产进度。

因此，在完成前述设计流程后，应对设计文件进行一次全面的设计要点检查。本节结合RK系列产品设计中常见的问题进行归纳整理，供读者在项目设计完成后进行自查，以减少设计风险，提高调试效率和生产成功率。

1 结构设计部分的设计要点检查

结构设计部分的设计要点检查如表2-4所示。

2 硬件PCB设计部分的设计检查要点

硬件设计部分的设计要点检查如表2-5所示。

3 EMC设计部分的设计要点检查

EMC设计部分的设计要点检查如表15-8所示。

本表15-8EMC设计部分的设计检查要点