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FPGA时序约束不能只创建一个时钟，然后期待工具自动知道外部芯片什么时候送出数据、什么时候采样输出。对于同步外设接口，输入延迟和输出延迟描述的是FPGA引脚之外的时序关系，需要把外部器件的时钟到输出、建立/保持要求、板级走线延迟等条件转换成约束。
先把外部时序窗口画清楚
输入延迟与输出延迟分别描述什么？
输入延迟：描述外部发送器相对参考时钟，将数据送到FPGA输入引脚的时间关系。通常要综合外部器件clock-to-output、板级延迟和接口定义，分别评估最大值与最小值。
输出延迟：描述FPGA输出到外部接收器后，接收器要求的数据建立/保持窗口，以及PCB走线等外部延迟。它不是“FPGA内部输出路径延迟”的另一个名字。
最大值与最小值：最大输入延迟常用于检查setup路径，最小输入延迟会影响hold检查；输出端同样要同时考虑外部接收器的建立和保持要求。
时钟关系：先确认接口是系统同步还是源同步，外部时钟是否与FPGA内部时钟同源，是否存在相位差或占空比要求。时钟关系定义错了，后续I/O约束再精细也没有意义。
约束和报告怎样闭环？
从外部器件数据手册提取时钟频率、clock-to-output、setup/hold和采样边沿。
确认板级时钟与数据走线延迟的估算方式，避免重复计入或完全遗漏。
在约束中明确输入/输出延迟的最大值与最小值，并检查端口是否被正确覆盖。
查看静态时序报告的起点、终点、时钟关系和slack；若违例，先判断是约束不完整、外部时序预算不足，还是内部逻辑路径过长。
约束修改后重新跑完整STA，并在板级验证中对照真实波形；不要仅靠添加false path让报告变绿。
“我先判断接口时钟关系，再从外部器件的数据手册提取clock-to-output和setup/hold要求，结合板级延迟形成输入、输出延迟的最大值与最小值约束。之后检查端口覆盖和STA报告，确认slack对应的路径与时钟关系正确。约束不是为了让报告通过，而是要真实表达芯片外部的时序预算。”
面试官可能继续问
为什么输入延迟既要设置最大值，也要设置最小值？
系统同步接口和源同步接口的时钟约束有什么区别？
如果STA通过但板上偶发读错数据，除了逻辑路径还要检查什么？
本文用于电子工程师技术学习与面试准备，具体设计应结合器件数据手册、产品规范、仿真和实测结果确认。
