PCB布局中晶振下方为什么不能走信号线？PCB工程师面试要从辐射机理讲起-凡亿面试

分类：PCB设计工程师面试题经验级别：中级难度：中级题型：布局设计/EMC

📖 本文概述

晶振下方不能走信号线是PCB设计工程师面试中的经典考题。本文从晶振辐射机理、寄生耦合路径、回流路径完整性、频率偏移风险四个维度深入解析，并给出实际布局中的处理方法和验证手段，帮助面试者给出系统化的专业回答。

🔑 核心要点速览

晶振是板上最强的辐射源之一，奇次谐波能量不可忽视
信号线从晶振下方穿过会增大回流环路面积，加剧辐射
寄生电容会影响晶振负载电容，导致频率偏移和起振裕量下降
晶振下方应保持完整地平面，周边布接地过孔围栏做屏蔽
多层板可通过内层地平面隔离，但表层仍需遵守禁布规则

面试题

PCB布局时为什么说晶振下方不能走信号线？如果走了会有什么问题？实际项目中你会怎么处理？

面试官真正想考什么

辐射

EMC意识

回流

信号完整性

耦合

寄生参数

验证

工程落地

回答思路

第一，晶振是板上的强辐射源

晶振输出的是接近方波的时钟信号，包含丰富的奇次谐波。基频如果是25兆赫兹，三次谐波就是75兆赫兹，五次谐波125兆赫兹，这些谐波都在辐射发射的测试频段内。晶振的输出引脚和负载电容形成的环路是一根小天线，如果下方有信号线穿过，信号线相当于拾取了这个辐射场的能量，把噪声带到了板子的其他区域。

第二，破坏了返回电流路径

晶振的返回电流本来是沿着晶振下方的地平面直接流回去的，环路面积很小。如果下方有一条信号线横穿，地平面被开槽或者分割，返回电流就得绕着走，环路面积一下子变大了。环路面积越大，对外辐射越强，同时也更容易接收外界干扰。这在EMC辐射发射测试中往往表现为特定频点超标。

第三，寄生耦合影响晶振本身

信号线和晶振焊盘、走线之间会形成寄生电容。这个寄生电容会叠加到晶振的负载电容上，导致实际振荡频率偏离标称值。更严重的情况下，起振裕量不足，可能在低温或老化后出现不起振的问题。寄生耦合的大小跟走线间距、平行长度、介质厚度都有关系，间距越近、平行越长，耦合越严重。

第四，对穿过的信号引入抖动

如果穿过晶振下方的是高速信号线或敏感信号线，时钟噪声会耦合到这些信号上，引入抖动。对于ADC采样时钟、高速串行接口这类对抖动敏感的信号，哪怕几十皮秒的抖动都可能导致误码率上升。所以不仅是晶振下方不能走，时钟走线周围也要留够隔离间距。

第五，实际布局中怎么处理

常规做法是：晶振放置在靠近芯片时钟输入引脚的位置，走线尽量短；晶振下方保持完整的地平面，不打孔、不开槽、不走其他信号；晶振周边打一圈接地过孔，做屏蔽围栏，过孔间距按照最高次谐波的二十分之一波长来估算，常用间距在3到5毫米左右；负载电容的接地端就近打地过孔，保证接地回路最小。

追问及应对

追问1：多层板有完整地平面，晶振在表层，内层走信号线可以吗？

内层有完整地平面做参考的话，晶振的大部分电场会终止在地平面上，对下层信号的耦合会小很多。但还是建议晶振正下方区域尽量不要走敏感信号线，特别是时钟、复位、模拟采样这类。如果非要走，建议在晶振和信号层之间多一层完整地平面做屏蔽。

追问2：晶振周围的接地过孔为什么要打那么密？

接地过孔围栏的作用是形成半屏蔽腔，把晶振的辐射限制在局部区域。过孔间距过大的话，高频分量会从过孔之间"漏"出去。经验上过孔间距不超过最高关注频率对应波长的二十分之一，对于几百兆赫兹的谐波，3到5毫米间距是常用值，具体还要看板材和叠层。

追问3：晶振的负载电容为什么要就近接地？

负载电容的接地引脚如果走很长的线才到地过孔，这段走线上的寄生电感会和电容一起构成谐振回路，反而增加辐射。就近接地的目的是让晶振—负载电容—地—晶振这个环路面积尽量小，环路越小，对外辐射越弱，也越不容易受到外界干扰。

追问4：布局的时候晶振离接口远还是近？

晶振要尽量远离板边和外部接口。因为时钟噪声如果耦合到接口线上，会通过线缆辐射出去，这在EMC测试中是常见的超标原因。通常建议晶振距离板边至少1厘米以上，距离高速连接器、I/O接口至少2到3厘米，具体距离要看时钟频率和接口类型。

失分表达

❌ 失分表达："晶振下面走线会干扰信号，所以不能走。"

这样回答太笼统，没有说清楚干扰的机理、路径和后果，面试官会觉得你只是背了一个结论，没有真正理解。

✅ 高分表达："晶振下方不能走信号线主要有三方面原因：一是晶振是强辐射源，谐波能量会耦合到经过的信号线上，把噪声带到板上其他区域；二是信号线穿过会破坏晶振返回电流的最短路径，增大环路面积，加剧EMI辐射；三是寄生电容会叠加到负载电容上，影响频率精度和起振裕量。处理方式是晶振下方保持完整地平面，周边打接地过孔围栏，负载电容就近接地。"