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电源完整性 PI 保证电源电压在允许范围内（一般 ±5%）；PDN 目标阻抗 Ztarget = 允许纹波 / 瞬态电流；去耦电容提供高频电流，大电容（10μF+）滤低频，小电容（0.1μF/0.01μF）滤高频；电容有 ESR 和 ESL，自谐振频率以上呈感性，多个不同容值搭配覆盖宽频段。
本文概述
PI 是高速 PCB 设计重点，面试常考：目标阻抗、去耦电容、PDN、ESR/ESL。回答要讲清目标阻抗计算和电容选型。
核心要点
PI 目标：电源纹波在允许范围（一般 ±5%），瞬态响应快
目标阻抗 Ztarget = (Vdd × 允许纹波比例) / 瞬态电流 Istep
去耦电容：大电容滤低频（<1MHz），小电容滤高频（1~100MHz）
电容有 ESR 和 ESL，自谐振频率 SRF 以上呈感性，去耦效果下降
多个不同容值电容并联，覆盖从低频到高频的低阻抗，电容靠近芯片放
面试官考察点
PI 基础题。面试官看你是否会算目标阻抗。重点听：公式、电容选型、SRF。
回答思路
算目标阻抗，讲去耦电容选型和频段覆盖。
参考回答
算目标阻抗。
Ztarget = (Vdd × 纹波比例) / Istep
= (1.0V × 5%) / 5A
= 0.05 / 5
= 0.01Ω = 10mΩ
PDN（电源分配网络）从 DC 到最高工作频率，阻抗都要低于 10mΩ。
PDN 组成。
| 频段 | 提供方 | 说明 |
|---|---|---|
| DC~10kHz | VRM 电源模块 | 稳压，响应慢 |
| 10kHz~1MHz | 大电容（10~100μF） | bulk 电容，钽电容或电解 |
| 1~100MHz | 中电容（0.1~1μF） | 陶瓷电容，靠近芯片 |
| 100MHz+ | 小电容（0.01μF）+ 封装电容 | 高频去耦，芯片内/封装内 |
电容阻抗模型。
Zcap = ESR + j(2πf×ESL - 1/(2πf×C))
低频：容性，阻抗随频率升高降低；
自谐振频率 SRF：容抗=感抗，阻抗最低=ESR；
高频：感性，阻抗随频率升高升高；
所以单个电容只在 SRF 附近有效，要多个不同容值搭配。
去耦电容选型示例。
| 容值 | SRF（0402 X7R） | 作用 |
|---|---|---|
| 10μF | ~2MHz | 低频 bulk |
| 1μF | ~8MHz | 中低频 |
| 0.1μF | ~20MHz | 中频，最常用 |
| 0.01μF | ~60MHz | 高频 |
| 1nF | ~200MHz | 超高频 |
布局。
去耦电容尽量靠近芯片电源引脚（<5mm），过孔短；
电容到电源/地平面用过孔，过孔电感小（两个过孔并联）；
大电容可以远一点，小电容必须近；
电源平面和地平面相邻，形成平板电容，也是高频去耦。
注意。
陶瓷电容有直流偏压效应（X7R 加电压后容值下降 30~50%），要留余量；
PI 仿真用 SIwave、ADS、HyperLynx，看 PDN 阻抗曲线；
不是电容越多越好，过多电容可能反谐振（阻抗峰值）；
FPGA/ASIC 每个电源引脚配 0.1μF，大芯片还要加 bulk 电容。
