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FANYI · ENGINEER INTERVIEW / FPGA设计
FPGA面试高频跨时钟域CDC问题：异步FIFO、格雷码指针、两级同步器、空满判断及多位总线跨域误区。
异步FIFO的写时钟和读时钟相互独立，不能把多位二进制指针直接送到对方时钟域进行比较。常见方案把指针转换为相邻状态只变化一位的格雷码，再用同步寄存器跨域，降低采样到不一致多位组合的风险。
01为什么二进制指针直接跨域有风险
例如二进制计数从0111跳到1000，多个比特需要翻转；由于路径延迟不同，另一时钟域可能采到混合状态。格雷码相邻变化只翻转一位，可以减少多位同时变化引入的不一致，但不能因此宣称完全没有亚稳态。
01读写指针分别在各自时钟域递增，FIFO存储器使用适合的双端口RAM或厂商IP。
02把扩展的二进制指针转换为Gray码，跨域传输Gray码而非普通多位数据总线。
03每一方向都经过相应的双触发器同步链，约束并核对Gray位间路径延迟与时序偏斜。
04在本域把同步过来的远端指针用于空/满条件判断；满标志通常需要额外最高位信息区分指针绕回。
05覆盖读写异步复位、指针复位同步、满/空边界和不同时钟比的仿真。
02格雷码并不是“万能跨时钟模块”
格雷码主要适用于计数状态等相邻值单比特变化的场景。任意多位数据不能仅逐位通过两级寄存器就认为安全；总线一致性往往需要握手、FIFO或其他CDC协议。同步器只是降低亚稳态传播概率，不可能从物理上保证绝对零风险。
03面试可复述的答法
“异步FIFO在写入域与读取域分别维护指针。为了安全地跨时钟传递状态，我会用Gray编码让相邻指针只变化一位，再经同步器送到对方域做空满判断；同时检查复位释放、Gray总线路径偏斜、亚稳态与边界测试。”
04追问
问：为什么有两级同步器仍可能出错？答：它只是显著降低亚稳态传播概率，仍须检查时序、采样条件及跨域协议，不能把它理解为理论上的绝对安全保证。
