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FPGA分频时钟能跑，为何约束仍会漏？逻辑产生了时钟，不等于时序分析器已经知道它的频率和相位 寄存器分频、PLL或时钟管理资源的输出一旦驱动新的时钟脚，静态时序分析就需要知道它与源时钟的关系。只约束入口时钟，不能保证所有生成时钟的周期、相位
MCU进了低功耗，电流为何还是下不去？执行WFI只说明内核准备休息；外设时钟、调试保持、唤醒事件和板外负载仍可能继续耗电 MCU进入低功耗后整板电流不降，常见原因不是指令无效，而是选错模式、外设未关、挂起事件立即唤醒、调试器保持时钟，或外围
always块只换个等号，时序为何变了？“=”与“<=”的差别不在符号长短，而在左值什么时候变化；写错位置，级联寄存器就可能失去原本的拍间边界 时钟上升沿到来时，你希望A、B、C三级寄存器同时采样各自的旧值。代码里只把“<=”换成“=”，仿
地址刚换，BRAM数据为何下一拍才出来？块RAM为了映射片上存储资源，读地址通常在时钟沿被采样；输出晚一拍不是工具拖延，而是接口时序的一部分 仿真里把read_addr换成新地址，dout没有立刻跟着变，到了下一个时钟沿之后才出现目标数据。
时钟已经锁定，FPGA为何仍会偶发出错？LOCKED只证明时钟管理单元锁住了，不代表复位、门控时钟和数据路径已经全部安全 板上读到PLL或DCM的LOCKED信号，工程师常会先把时钟源排除。可偶发错拍往往发生在“已经锁定”之后：复位释放太快
I²C收到NACK，为何不能直接重发？NACK只是从机没有在第九时钟拉低SDA；事务是否结束，还取决于主机有没有发出合法STOP并释放总线 I²C读写遇到NACK，程序进入错误分支，延时几毫秒后直接重发地址。第一次偶发失败变成了后续全部失败
时钟频率不高，边沿为何仍会辐射？时钟重复频率决定多久翻转一次，上升下降时间决定一次翻转里包含多高的频率成分 时钟只有100kHz，为什么频谱上会冒出几十兆赫兹甚至更高的成分？因为数字时钟不是正弦波。每次翻转都在很短时间内推动电流改变，快速边
普通寄存器只打一边沿，DDR数据为何会丢一半？一个时钟周期要输出D1和D2两份数据，可靠做法是使用IOB中的ODDR专用资源，而不是让普通寄存器跨两个边沿拼接 接口时钟100MHz，需求却是每个周期送出两位数据。RTL若只在posedge里
I²C主机还在跑，SCL为何被从机拉低？主机把SCL输出设为高，只表示它释放了总线；实际电平仍可能被支持时钟延展的从机保持为低 主机发送完一个字节，程序准备进入下一拍，逻辑分析仪上的SCL却停在低电平。有人立刻判断从机死机，也有人不断缩短上
时序原本通过，加上时钟不确定度为何违例？时钟不确定度没有制造新延迟，它只是收回了原先虚构的理想裕量 未设置时钟不确定度时，STA默认发起沿和捕获沿比实际更理想。加入抖动、偏斜和建模余量后，setup与hold检查都会收紧。新违例暴露的是原来
