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上周五晚上十点，我蹲在实验室盯着一块刚回流的buck电路板，示波器上那该死的纹波怎么都压不下去。12V输入，5V输出，理论上稳稳当当的电源，纹波愣是飙到了80mV。我第一反应是电容不够。于是一通操作猛如虎，又并上去3个0.1μF、2个10μ
FPGA · Bank乒乓 · 双缓冲一帧图像还没写完，下一帧已经来了？Bank乒乓把读写冲突拆成两个时段双缓冲让生产者和消费者并行，交换边界决定数据是否完整Bank 乒乓用两个存储区轮换角色：写端填充一个 Bank 时，读端从另一个 Ba
buck输入电流为何比输出电流更像脉冲？输出电感能平滑负载电流，却不会把输入端也变成直流 buck输出端的电感电流通常连续起伏，输入源却只在高侧开关导通时向功率级送能，所以输入端天然承受脉冲电流。输入电容和高频回路必须围绕这条电流路径布局。
开关节点铜皮做大，散热好了EMI为何更差？高dv/dt铜皮既是电气节点，也是向周边耦合的电场源 buck开关节点铜皮加大后，导通电阻和局部温升可能改善；但面积越大，它与地、散热器、线缆和周边走线形成的寄生电容通常越大，位移电流与共模辐射也会
串联电容buck变换器SCB Series Capacitor buck Converter，如图1所示。占空比为0.5时，两组开关管Q1、Q3与Q2、Q4交替开通关断，在不同模式工作时，飞跨电容Cf分别充、放电，保持电荷平衡。在不同占比工作时，SCB变换器的工作状态并不相同，下面分别进行论述。图1
SW铜皮越铺越大，EMI为何反而更差？高dv/dt铜皮既是电气节点，也是向周边耦合的电场源 buck开关节点铜皮加大后，导通电阻和局部温升可能改善；但面积越大，它与地、散热器、线缆和周边走线形成的寄生电容通常越大，位移电流与共模辐射也会被放
并联电源纹波大，先看各相是否错开几路buck并到同一母线，平均电流已经分得挺均匀，输出纹波却仍然很大。此时别急着继续加电容：均流只说明各路承担的平均功率接近，并不说明开关纹波已经错峰。各相电流若在同一时间上升，纹波仍可能叠加。中山大学团队的
开关频率翻倍，电感能直接减半吗？想把buck电源做小一点，把开关频率从500kHz提高到1MHz，再把10µH电感换成5µH，看起来是个很顺手的改法。理想计算里，两种组合确实可能得到相同的电流纹波。但“纹波相同”只回答了一个局部问题，不能推
buck满载效率突然掉，别先怪MOS空载和半载效率都正常，一拉到满载，效率曲线突然往下掉，电感烫得比MOS还快。很多人第一反应是换更低RDS(on)的管子。但在buck里，满载损耗是“多人合伙”：MOS导通、开关交叠、驱动、死区、输入输出电
buck空载正常，一带负载就掉压：别急着换芯片，先查这4个地方buck上电以后，万用表一测，5V输出很稳。接个几十毫安的小负载也没事。但负载一加到1A、2A，输出开始往下掉；再加一点，甚至直接重启或进入打嗝。这类问题非常常见，而且最容易让人
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