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RTL时序与状态机
同样一段控制逻辑，工程师可能画出Moore状态机，也可能写成Mealy输出。面试官如果问你哪种更好，真正想看的是你能否理解输出与状态/输入的依赖，以及同步采样后带来的延迟和毛刺风险。
读懂状态节点上的“/0”“/1”
图中的A/0、I/1等标记采用状态/输出表达：Moore机的输出仅由当前状态决定；转移路径则由输入条件以及状态决定。图是概念示例，不能推导任一特定FPGA项目应使用多少状态或怎样编码。
两种模型怎么选
Moore：输出依赖状态，逻辑边界清晰，适合同步控制信号；当输入改变需要先引起状态更新，相关输出往往在更新后才能变化。
Mealy：输出与当前状态及输入相关，部分场景下能更快体现输入变化，但若组合输入未同步，输出可能出现毛刺风险。
工程做法：具体延迟与毛刺取决于RTL实现、是否注册输出、输入同步方式及组合逻辑路径，不宜机械地说“Moore必然慢一拍、Mealy必然有毛刺”。
从RTL到上板的四个检查项
① 状态寄存器是否在唯一时钟域更新，复位释放是否符合时序要求。
② next_state组合逻辑默认赋值是否完整，避免无意推断锁存器。
③ 输出是否需要打寄存器，是否允许同周期组合响应，以及是否影响接口握手时序。
④ 对非法状态、输入超时、状态无法退出等异常情况设置恢复策略，并在仿真中覆盖。
一段可用的面试回答
“我会按接口对时延、输出稳定性和状态可维护性的要求选Moore或Mealy。对跨时钟域输入先完成同步，对关键外部输出优先明确寄存器边界，再通过时序仿真和约束检查验证。”
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