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晶振设计核心是负载电容 CL 匹配：CL = (C1×C2)/(C1+C2) + Cstray，通常选 CL=20pF 的晶振，C1=C2≈2×CL；晶振要靠近 MCU、包地、走线短，否则不起振或频率偏。
本文概述
晶振是硬件/射频都考的题，面试常考：负载电容怎么算、为什么不起振、晶振 Layout。回答要现场算电容值并讲清 Layout。
核心要点
晶振负载电容 CL：晶振规格书给的（如 20pF），外接 C1/C2 满足 CL 公式
CL = (C1×C2)/(C1+C2) + Cstray，Cstray 约 3~5pF（走线电容）
晶振要靠近 MCU（<5mm）、包地、走线短、不打过孔
不起振常见原因：负载电容不匹配、晶振坏、走线太长、负反馈不足
晶振外壳接地，防止辐射干扰
面试官考察点
这是必考题。面试官看你是否会算负载电容、是否理解 Layout。重点听：公式、C1=C2、Layout。
回答思路
现场算 C1/C2，讲 Layout，列不起振原因。
参考回答
计算公式。
晶振规格书给的 CL 是负载电容，外接两个电容 C1、C2（从晶振两脚到地），关系：
CL = (C1 × C2) / (C1 + C2) + Cstray
Cstray 是走线和引脚寄生电容，通常 3~5pF。
计算。取 C1=C2=C（对称设计）：
20pF = (C × C)/(C + C) + 4pF
20 = C/2 + 4
C = 32pF
选标准值 33pF（0402）。
| 参数 | 本例 |
|---|---|
| 晶振频率 | 24MHz |
| 负载电容 CL | 20pF |
| 寄生 Cstray | 约 4pF |
| 外接 C1=C2 | 33pF |
Layout 要点。
晶振靠近 MCU：<5mm，走线短；
包地：晶振下方和两侧用地包，地过孔围栏；
不打过孔：晶振走线尽量表层，不换层；
下方不走其他线：晶振下方不走高速信号，避免干扰；
外壳接地：晶振金属壳接 GND，屏蔽辐射。
不起振排查。
示波器量晶振两脚有没有波形（注意示波器探头电容会影响，用 10x）；
负载电容不对：太大起振慢，太小不起振；
晶振坏：换一个试试；
MCU 内部负载电容配置错（有些 MCU 可选 CL）；
走线太长或过孔多，寄生参数不对。
有源 vs 无源晶振。
| 类型 | 优点 | 缺点 |
|---|---|---|
| 无源晶振 | 便宜、体积小 | 要算电容、可能不起振 |
| 有源晶振 | 上电就起振、波形好 | 贵、要供电 |
