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电源信号建议铺铜处理:注意电源模块的布局。输入输出都是铺铜处理:电感底部不要走线:上述一致原因:建议看下自己的电源模块设计需要优化。晶振前面的滤波电容位置是否反了 走线是要π型滤波 gnd管脚放置外部来将晶振进行包地处理:上述一致问题:等长

Allegro-全能20期-肖平铮-第八次作业-四层达芬奇板PCB设计

1.布局应按照先大后小原则布局,大器件打孔连接到小器件再连接到芯片管脚2.有一个数据信号等长不到位3.要保持先后线宽一一致,走线出芯片焊盘后尽快加粗以上评审报告来源于凡亿教育90天高速PCB特训班作业评审如需了解PCB特训班课程可以访问链接

90天全能特训班20期-肖平铮-练习-一片SDRAM储存器模块PCB设计

1.应单点接地,只到一个点打孔,所有地网络都连接到芯片散热焊盘下方打孔连接大铜皮。2.下方电路没有电源输入存在开路,最前放电容电源和地没有连接。3.多余打孔,底层没有连接。4.底层没有铺大地铜,底层应该整版铺地铜。5.相邻电感应朝不同方向布

90天全能特训班19期-faker-第一次作业-DCDC模块PCB设计-作业评审

差分换层,旁边需要打地过孔2.差分线可以在优化一下3.晶振需要包地处理4.焊盘出线与焊盘同宽即可,拉出来再进行加粗5.电源存在多处开路以上评审报告来源于凡亿教育90天高速PCB特训班作业评审如需了解PCB特训班课程可以访问链接或扫码联系助教

90天全能特训班18期 allegro -one piece-千兆网口

跨接器件旁边要尽量多打地过孔,间距要保证2mm,有器件的地方可以不满足2.此处差分出线需要再优化一下,尽量从差分4个角出线3.此处需要确认一下是否满足载流,后期自己加粗一下线宽4.晶振下面尽量不要走线和放置器件,包地处理5.电源走线需要加粗

90天全能特训班21期 AD-啊哈-千兆网口

线宽不一致,导致阻抗不连续走线需要保持3w间距规则地址线分组错误,缺少信号时钟线等长错误电源走线多处没有加粗数据线等长误差控制100mil范围内以上评审报告来源于凡亿教育90天高速PCB特训班作业评审如需了解PCB特训班课程可以访问链接或扫

90天全能特训班20期-ad-邹旭 SDRAM模块

此处电源输入打两个过孔不满足载流2.线宽尽量保持一致3.主电源应该铺铜满足载流4.器件摆放干涉5.器件摆放尽量中心对齐以上评审报告来源于凡亿教育90天高速PCB特训班作业评审如需了解PCB特训班课程可以访问链接或扫码联系助教:https:/

90天全能特训班18期allegro-邹信锦-PMU

这里差分走线可以优化一下差分对内误差应控制在+-5mil以内还有飞线未连接时钟要包地处理以上评审报告来源于凡亿教育90天高速PCB特训班作业评审如需了解PCB特训班课程可以访问链接或扫码联系助教:https://item.taobao.co

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PCB Layout 2024-03-28 17:52:22
王娜-第三次作业-百兆网口模块的PCB设计作业评审

电源输入输出铜皮太细,不满足载流,后期自己加宽铜皮满足载流2.此处为反馈信号,不用铺铜处理,直接走10mil的线即可3.此处输入打一个过孔不满足载流能力,后期注意一下其他几路的载流打孔情况4.反馈器件要靠近管脚摆放,用10mil的走线连接即

90天全能特训班21期 -AD-二维的-PMU

电源输出应打孔到最后一个器件后方器件摆放干涉,电容到芯片要保留一些间距,不能靠的太近以上评审报告来源于凡亿教育90天高速PCB特训班作业评审如需了解PCB特训班课程可以访问链接或扫码联系助教:https://item.taobao.com/

90天全能特训班20期-AD-思乐-4层DM642达芬奇开发板