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地负片层并未赋予网络:差分对内等长注意规范:上述一致原因:差分对内等长5MIL:以上评审报告来源于凡亿教育90天高速PCB特训班作业评审如需了解PCB特训班课程可以访问链接或扫码联系助教:https://item.taobao.com/it

AD-全能20期- AD王志武第五次作业USB3.0和TYPE_C 的PCB设计

走线拉出焊盘之后再去加粗:差分走线需要保持耦合,重新连接下:差分对内等长注意规范:保持耦合走线,差分下面 的走线明显比上面的宽,自己重新绘制下:差分队跟队之间也要满足10MI的误差:差分对内等长误差为5MIL:以上评审报告来源于凡亿教育90

AD-全能20期-AD杨文越-HDMI-第五次作业

此处这里的信号直接走线包地处理就可以了:机壳地与电源地之间至少满足2MM间距:跨接器件两边多放置点地过孔:电感的每一层都需要挖空:铜皮不要尖角:电源 模块的反馈信号注意连接:这个反馈信号连接有误,要连接到最后输出的电容管脚上:等长线之间尽量

AD-全能20期-AD二十好几——4层板

SIM:注意铺铜不要出现直角以及尖角:尽量都钝角铺铜,存在类似情况的自己优化下。此处铺的整板地铜但是并未跟相同网络的地连接:双击铜皮打开属性框,更改连接方式,设置第二项,然后重新灌下铜皮即可连接:多处电源信号并未连接:此处可以直接连接到GN

AD-全能20期-彭红 第五次作业 SD.TF.SIM模块

此处已经铺铜就不用再走线连接:电感内部的当前层挖空处理:其他的也一样,自己去修改。器件就近放,不要路径那么长:此处一个孔是否满足载流,可以多打一个:都看下LDO电路的信号线宽是否满足载流,不满足的出焊盘之后加粗宽度:这边也一致:其他的没什么

Allegro-全能20期-史珊-第2次作业-PMU模块的pcb设计

注意下器件整体对齐:器件位号不要覆盖再焊盘上,设计完成之后都是需要调整器件丝印:晶振需要就近靠近IC对应管脚放置:走线注意规范,不要从电容内部走线,更换下路径:建议看下此处VBAT 20MIL是否满足载流:上述一致问题,从电阻内部走线:以上

Allegro-全能20期-肖平铮--第七次作业--两层STM32最小系统PCB设计

RS232的RX TX尽量不要同层平行走线,如需就要保持5W的距离以及用GND隔开 ,所以此处可以铺大铜皮 那么中间即存在GND走线:此处电源信号采取铺铜处理,那么对应的GND可以铺铜:其他的没什么问题,注意可以铺个大地铜。以上评审报告来源

AD-全能20期-AD王志武第十几次作业232-485 接口模块的PCB设计

可以在这一块放置一个铜皮挖空区域,把尖岬的铜皮都割掉:电源过孔数量尽量跟地数量一致,进行一一对应的回流:其他的没什么问题了。以上评审报告来源于凡亿教育90天高速PCB特训班作业评审如需了解PCB特训班课程可以访问链接或扫码联系助教:http

AD-全能20期- AD王志武第十六次作业AODIO模块的PCB设计

差分需要耦合走线,重新拉下进焊盘:注意信号加粗要拉出焊盘之后再去加粗走线:差分对内等长误差 为5MIL: TX并未设置等长组等长:RX虽然分组,但未设置等长规则:注意RX TX都要设置等长组并且等长规则 再去拉等长,自己再去优化下。以上评审

AD-全能20期- AD李磊—第六次作业百兆网口 ETH

注意布局的时候器件整体中心对齐:底层器件也注意对齐:打孔也需要对齐:5V电源走线加粗或者铺铜连接好:铺铜连接之后不需要再走线连接了:注意电感内部当前层需要挖空,放置一个keepout区域:过孔都没有对齐等间距:LDO电路的电源信号也需要加粗

Allegro-全能20期-huzhenwen-Allegro 第二次作业-PMU模块