请教下 这个AD生成的规则报告路径在哪里可以改？

这种过孔报告Dangling Vias [捂脸]

电感底部不要放置器件，优化下布局：电感内部的铜皮需要挖掉：信号走线不能从电阻电容内部穿过，优化下走线路径：整体需要特别处理的就是电感底部的电容，不能放在电感底部，需要优化布局。其他的DCDC以及LDO没什么问题。以上评审报告来源于凡亿教育9

走线拉出焊盘之后再去加粗：差分走线需要保持耦合，重新连接下：差分对内等长注意规范：保持耦合走线，差分下面 的走线明显比上面的宽，自己重新绘制下：差分队跟队之间也要满足10MI的误差：差分对内等长误差为5MIL：以上评审报告来源于凡亿教育90

注意数据线之间等长需要满足3W间距，后期自己检查一下其他组是否满足2.注意模拟信号尽量一字型布局3.跨接间距最少要保证1.5mm，一般建议2mm，有器件的地方可以不满足4.电源输出打孔要打在最后一个电容后面5.反馈信号需要走10mil的线进

BOM表即物料清单。当原理图设计完成之后，就可以开始整理物料清单准备采购元件了。如何将设计中用到的元件的信息吗进行输出以方便采购呢？这个时候就会用到BOM表了。1、执行菜单命令“文件”→“报告”，进入“报告”对话框，在“选择输出报告文件”列

跨接器件旁要多打地过孔，间距分割要满足2mm，有器件的地方可以不满足2.注意差分换层要在旁边打上回流地过孔3.存在多处开路4.焊盘出现不规范，焊盘中心出线至外部才能拐线处理，避免生产出现虚焊5.确认一下此处是否满足载流6.RX，TX等长存在

存在多处开路地网络后期自己在bottom层铺铜进行连接2.采用单点接地，此处可以不用打孔，只需要在芯片中心打孔进行回流即可3.输入打孔要打在滤波电容的前面4.输出打孔要打在滤波电容后面5.以上评审报告来源于凡亿教育90天高速PCB特训班作业

存在开路报错2.过孔尽量不要打在电阻中间3.走线尽量不要有直角，建议钝角4.时钟信号等长不符合规范5.地址线等长存在报错，以上评审报告来源于凡亿教育90天高速PCB特训班作业评审如需了解PCB特训班课程可以访问链接或扫码联系助教：https

1.线宽要保持一致，线宽不一致会导致阻抗不连续。2.TF卡的时钟信号，与其他信号线的间距保证20mil左右，有空 间的情况下，包地处理。3.数据线等长错误，避免绕90度角等长。4.铺铜存在多处孤岛铜和尖岬铜皮以上评审报告来源于凡亿教育90天