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晶振需要包地处理2.此处一层连通无需打孔3.差分换层尽量在旁边打上一对地过孔，空间足够尽量包地处理4.差分出线尽量耦合5.长焊盘出线不规范，尽量从中间拉出来在耦合6.注意过孔不要上焊盘7.SD卡未添加class进行等长，误差300mil8.
5M2210ZF256I5N CPLD MAX V设备器件特点；低成本、低功耗、非易失性CPLD架构即时启动(0.5 ms或更短)配置时间待机电流低至25µA，快速下电/复位操作快速传播延迟和时钟到输出时间内部振荡器模拟RSDS输出支持，数
轻轻地我将离开你，请将眼角的泪拭去没有你的日子里，我会更加珍惜自己没有我的岁月里，你要保重你自己新品一小眼睛无线通信5G开发系统高性能双发双收新品二SDR2.0开发板全新升级
存在多处尖岬铜皮和孤岛铜。2. 多处器件摆放干涉，如生产会造成两个器件重叠无法焊接。3.部分管脚存在开路。4.数据线分组错误，少了LDQM和HDQM5.地址线分组错误，缺少部分信号；以设计规范为准。以上评审报告来源于凡亿教育90天高速PCB
低八位等长超出范围高八位也超出范围地址线也不等长这里走线不满足3w布线未完成以上评审报告来源于凡亿教育90天高速PCB特训班作业评审如需了解PCB特训班课程可以访问链接或扫码联系助教：https://item.taobao.com/item
作业未完成。很多布线、过孔没有网络，线宽不一致导致阻抗不连续、有直角。铜皮避让中间没连上，应该在铜皮属性栏换个链接方式。存在多处开路器件摆放干涉差分出线不耦合前后不一致，差分eSD器件就近打孔差分走线不耦合，没有对内等长。变压器下面没有铺铜
1、存在开路和短路。2、地址线的等长是ic到ddr的长度。3、时钟线布线错误，应该从u16到r46再到u1。4、时钟线等长错误，是SDRAM段到电阻和电阻段ic的线一样长。以上评审报告来源于凡亿教育90天高速PCB特训班作业评审如需了解PC
跨接电容旁边进行多打地过孔，不同的地间距建议2mm2.器件干涉3.SDRAM等长还存在没有达到目标值4.走线尽量不要从电阻电容中间穿5.滤波电容应该靠近输入管脚放置以上评审报告来源于凡亿教育90天高速PCB特训班作业评审如需了解PCB特训班
添加的地线尽量多打地过孔2.数据线一组尽量走一起，中间不要有地址线3.此处网络需要加入class一起进行等长4.电源需要处理一下，器件摆放尽量中心对齐以上评审报告来源于凡亿教育90天高速PCB特训班作业评审如需了解PCB特训班课程可以访问
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