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ADC输入频率一高，时钟抖动为何更伤？

ADC输入频率一高，时钟抖动为何更伤？ADC采样时钟边沿若有时间抖动，相当于每次都在理想采样点左右偏了一小段。输入信号变化越快，同样的时间偏差就会转换成越大的电压误差。对正弦信号而言，频率越高、幅度越大，最大斜率越陡，所以低频时看不出的时钟

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ADC时钟抖动硬件设计

ADC输入频率一高，时钟抖动为何更伤？