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硬件设计 / 企业面试高频题
面试官在纸上画一个电阻和电容，问“这个电路能滤掉多高频率的干扰”。除了会背公式，还必须解释输入、输出、负载和采样行为。
面试先说结论
理想一阶RC低通的截止频率为f_c=1/(2πRC)，该频点幅值相对于通带低频增益降低到约0.707，即-3dB。接上ADC后，采样保持电容和源阻抗可能引入动态负载，不能只按孤立的RC公式判断采样误差。
一、核心原理与工程判断
先看电阻、电容的作用
电阻串在信号路径，电容接至参考地。低频时电容容抗较大，输出接近输入；高频时电容容抗下降，高频分量更多地旁路到参考地。在理想一阶网络中，截止频率是幅度衰减到-3dB的特征点，不是“超过此频率全部消失”。
一个数字计算例子
R=1kΩ、C=100nF时，理想截止频率约为1592Hz。若把R增大10倍，截止频率下降10倍，但源阻抗也升高，可能影响后级采样建立时间与噪声性能；必须结合实际负载来设计。
ADC为何改变结果
SAR ADC采样瞬间可能需要对内部采样电容充电，输入阻抗呈时变特征。过大的串联电阻与过短的采样时间可能导致采样值偏差。RC网络的作用、ADC驱动能力及通道切换残留需结合芯片手册核验。
二、实际排查与设计步骤
明确有用信号的最高频率和允许的幅相失真，不要只按干扰频率选一个很低的f_c。
结合R、C容差、温漂及后级负载阻抗计算有效截止频率。
查ADC输入结构、采样电容、采样时钟和推荐源阻抗，必要时加缓冲器。
用示波器或频响测试比较滤波前后的幅度、相位与瞬态响应。
在最短采样时间、最大采样频率以及多通道切换条件下复测ADC精度。
三、面试中的常见失分点
误区1：把-3dB理解为电压幅度降低3%，或认为高频被彻底切断。
误区2：只按1/(2πRC)选型，不考虑ADC的动态采样负载。
四、面试官可能继续追问
面试追问：把电容无限加大，滤波效果就一定更好吗？
不是。更大的电容会延长建立时间、增大驱动负担；在快速测量、上电时序或高精度ADC前端，可能反而使响应迟钝或失真。
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