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FPGA设计 / 企业面试高频题
FPGA内部时钟稳定后才释放复位，为什么仍可能随机启动失败？这道题考察异步复位释放与时钟边沿之间的时序关系。
面试先说结论
异步复位可以不等待时钟就使寄存器进入复位状态，但解除复位若靠近有效时钟沿，可能违反恢复/去除时间要求，让不同寄存器退出复位的时刻不一致，甚至出现亚稳态。常见方法是异步断言、按目标时钟域同步释放。
一、核心原理与工程判断
断言和释放不是同一种时序问题
复位拉到有效电平时，带异步复位的触发器可以直接进入复位状态；复位释放则必须避免落在敏感时钟边沿附近。对于多时钟域设计，各域的时钟有效状态不同，不能用一个未同步的复位释放边沿驱动所有域。
恢复时间与去除时间
Recovery/Removal可理解为异步控制端在时钟边沿前后的稳定窗口。违反这些约束可能导致后续状态不确定；它们与数据引脚的Setup/Hold类似，但适用于异步置位/清零控制。
实际工程怎么做
可使用经厂商认可的复位同步器或合适的寄存器结构，保证异步断言、同步释放；必要时等待PLL/MMCM锁定并滤除不稳定锁定信号，同时考虑电源时序和最小复位脉宽。
二、实际排查与设计步骤
检查顶层复位信号来源：按键、电源监控、PLL_LOCK还是外部异步输入。
按时钟域梳理复位扇出范围和释放条件，避免多个独立同步器导致局部逻辑退出复位不同步。
采用可被工具识别的复位同步器，按器件文档设置同步级数和约束。
在Vivado等工具中检查CDC/RDC、Recovery/Removal及异常路径报告。
仿真覆盖时钟未锁定、复位短脉冲、异步释放靠近时钟沿及反复复位场景。
三、面试中的常见失分点
误区1：以为两级同步器可以消除一切亚稳态和复位扇出问题。
误区2：没有区分同步复位和异步复位的资源映射限制，导致BRAM或DSP推断异常。
四、面试官可能继续追问
面试追问：为什么有时推荐同步复位，而不是所有寄存器都用异步复位？
同步复位通常更容易与目标器件内部资源和时序配合，但仍要考虑时钟存在与复位脉宽。具体方案取决于器件架构、功能安全及跨时钟域需求。
相关业务与课程
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