1、LPDDR4存储器的概述与DDR4的区别

LPDDR4（Low Power Double Data Rate 4）是专为移动设备设计的低功耗内存标准，由 JEDEC 于2014年发布。核心目标是在极小功耗和紧凑空间下提供高带宽，用于智能手机、平板、IoT设备及轻薄笔记本。相比于DDR4有些常见差异：

一、拓扑结构与端接方案
DDR4：
拓扑：通常采用 Fly-by 结构（多颗粒并联），地址/控制信号以菊花链形式连接多个颗粒，时钟信号需严格匹配长度。
端接：需要外部端接电阻（如 VTT上拉电阻）和精确的阻抗控制（例如50Ω 单端信号、100Ω 差分时钟）。
LPDDR4：
拓扑：采用点对点（Point-to-Point）结构，一般每个通道独立连接控制器与颗粒，无共享信号。
端接：无需外部端接，依赖颗粒内部的 ODT（片上端接）技术，简化了布局（无 VTT 电源和端接电阻）

二、电源设计与电压要求
DDR4：
需多电压域：VDD（核心电压，1.2V）、VTT（端接电压，0.6V）、VREF（参考电压）。
电源层需低阻抗设计，VTT 电源需靠近端接电阻布局。
LPDDR4：
电压更复杂：VDDQ（I/O 电压，1.1V）、VDD2（逻辑电压，1.0V）等，且 LPDDR4X 的 I/O 电压可低至 0.6V。
电源需严格隔离，并通过 PMIC 动态调节电压（如 DVFSC 模式切换 0.9V/1.05V）以降低功耗。
3、布线规则与信号完整性
三、阻抗控制：
DDR4：单端信号 50Ω，差分时钟100Ω
LPDDR4：单端信号（DQ、地址线）统一 40Ω±10%，差分信号（DQS、CLK）80Ω±10%，简化了阻抗设计。
等长与时序：
DDR4：数据组（DQ/DQS）组内等长±5mil，地址/控制信号需与时钟严格同步（±10mil）。
LPDDR4：组内等长要求更严，PCB走线±5mil，且 DQS 与 CLK 的延迟需控制在±2mil范围内。
参考平面：
两者均要求信号层紧邻完整地平面，但 LPDDR4 因速率更高（4266 Mbps），需更关注跨分割问题，并在信号换层处增加地过孔

2、LPDDR4的管脚定义

物理结构与封装：
Single-Die： 在一个封装体（Package）内只包含一个独立的 DRAM 晶粒（Die）。这是最基础的封装形式。
Double-Die： 在一个封装体内包含两个独立的 DRAM 晶粒（Die）。这两个 Die 通常以堆叠（Stacked） 的方式放置（如 PoP - Package on Package，或者更常见的 3D 堆叠封装），共享封装引脚（Balls）。
容量（Density）：
Single-Die： 封装提供的总容量就是这个单一 Die 的容量。例如，一个 8Gb 的 Die 就提供一个 8Gb（1GB）的芯片。
Double-Die： 封装提供的总容量是两个 Die 容量的总和。例如，如果每个 Die 是 8Gb，那么整个封装就提供 16Gb（2GB）的容量。这是实现更高密度内存模组（如 16GB 手机内存）的关键技术。
通道（Channel）与 Rank：
Single-Die： 一个封装通常对应一个物理 Rank（在 LPDDR4 语境下，通常一个 x16 的 Die 就是一个 Rank）。控制器需要访问多个封装才能组成更大的容量或多个Rank。
Double-Die： 一个封装内包含两个物理 Die。在 LPDDR4/4X 中，这两个 Die 共享同一个物理通道（Channel）的信号线（如 CK_t/c, CKE, CS, CA, DQ, DQS, DMI），但每个 Die 有自己独立的片选信号（CS）。控制器通过选择不同的 CS 信号来访问封装内的不同 Die。
关键点： 一个 Double-Die 封装对于内存控制器来说，相当于一个物理 Rank（因为它共享所有地址/命令/数据总线），但这个 Rank 内部包含两个逻辑 Bank Group（每个 Die 一个）。控制器通过 CS0 和 CS1 信号（分别对应 Die0 和 Die1）来选择访问哪个 Die。这种结构有时被称为 “Dual-Chip Select” 封装。

3 LPDDR4存储器PCB布局的要求

1、LPDR4和CPU主控bank中心出线位置和DDR中心位置保持600-800mil的间距，方便出线和等长。
2、电源设计是PCB设计的核心部分，电源是否稳定，纹波是否达到要求，都关系到CPU系统是否能正常工作。
滤波电容的布局是电源的重要部分，遵循以下原则：
1、CPU端和LPDDR4颗粒端，每个引脚对应一个滤波电容，滤波电容尽可能靠近引脚放置。
2、线短而粗，回路尽量短；CPU和LPDDR颗粒周边均匀摆放一些储能电容，LPDDR4颗粒每片至少有一个储能电容。

1、特性阻抗：线宽和线间距必须满足阻抗控制，即单端线40ohm，差分线80ohm。
2、DQ数据线每11根尽量走在同一层(D0~D7,DM0（DBI0）,LDQS0+LQDS0-),(D8~D15,DM1（DBI1）,LDQS1+LQDS1- )
地址线是否同层不做要求。
3、为了减少过孔产生的Stub，叠层布线层优先布DQ，DQS，CLK等信号，如果BGA布局在Top层，DQ线尽量的靠近bottom层
走线；（当BGA在Top层时，越靠近bottom层，过孔产生的stub越短，信号质量越好）
4、顶底层优先走了数据，其他走线考虑信号屏蔽，除了从焊盘到过孔之间的短线外，所有的走线都尽可能的走带状线，即内层走线；
5、DQ和DBI数据线，组内要求满足3W间距，与其他组外信号之间保持至少4W；DQS和CLK距离其他信号间距做到5W以上；
6、数据线、地址（控制）线、时钟线之间的距离保持至少3W，空间允许的情况下,应该在它们走线之间加一根地线进行隔离。地线推荐15-30mil。

7、ZQ属于模拟信号，布线尽可能短，并且阻抗越低越好，所以尽可能的把线走宽一点，建议3倍40ohm阻抗控制的线宽；
8、在过孔比较密集的BGA区域，同组内的数据线，地址线的间距可以缩小到2W，但是要求这样的走线尽可能的短，并且尽可能的走直线；
9、如果空间允许，所有的信号线走线之间的间距尽可能的保证均匀美观；
10、内存信号与其他非内存信号之间应该保证4倍的介质层高的距离，可以对其进行整体包地处理。

11、所有信号线都不得跨分割，且有完整的参考平面，换层时，如果改变了参考层，要注意考虑增加回流地过孔或退藕电容。
所有的内层走线都要求夹在两个参考平面之间，即相邻层不要有信号层，这样可以避免串扰和跨分割走线，走线到平面的边缘必须保持4mil以上的间距；数据线参考平面优先两边都是GND，接受一边地，一边自身电源，但是到GND平面的距离要比到电源平面的距离要近；
12、对于地址线，控制信号，CLK来说，参考面首选GND和VDD，也可以选GND和GND。

4 LPDDR4存储器PCB电源的要求

1、VDDQ（1.1V）是LPDDR4的I/O接口电源，为数据总线（DQ/DQS/DM）和命令/地址总线（CA）的驱动电路供电，其引脚分布比较散，且电流相对会比较大，需要在电源平面分配一个区域给它；通过电源层的平面电容和专用的一定数量的去耦电容，可以做到电源完整性；（可以按照1.5A的电流大小进行设计）
2、VDD（1.1V）是LPDDR4核心数字电源，为DRAM内部逻辑电路（存储阵列、控制逻辑等）供电，需低噪声设计，与I/O电源隔离，也需要在电源平面分配一个区域给它；（可以按照1A进行设计，内层走线线宽40mil）
3、VDD2（1.8V）是LPDDR4的辅助电源用于ZQ校准电路、DLL等模拟模块，需独立滤波，高频去耦电容紧贴封装放置。（可以按照1A进行设计，内层走线线宽40mil）

5 LPDDR4存储器PCB等长的要求

数据分组
1、低八位数据组DDR_data：D0~D7,DM0（DBI0）,LDQS0+LQDS0- 11根数据线
2、高八位数据组DDR_data：D8~D15,DM1（DBI1）,LDQS1+LQDS1- 11根数据线
3、地址线,控制线,时钟线设为一组：DDR_addr

等长规则
1、数据线以DQS为基准等长，地址线、控制线、时钟线以时钟线为基准等长，若软件中没有以时钟线为基准的，要手动将其选为基准线。
2、数据走线尽量短，不要超过2000mil，分组做等长，组内长度误差范围控制在+/-5mil；
3、DQS、时钟差分对内误差范围控制在+/-2mil范围内，设计阻抗时，使对内间距不超过2倍线宽。
4、地址线、控制线、时钟线作为一组等长，组内等长参考CLK误差范围控制在+/-10mil；
5、信号实际长度应当包括零件管脚的长度，尽量取得零件管脚长度，并导入软件中；
6、因有些IC内核设计比较特别，按新品设计指导书或说明按参考板做，特别是Intel，AMD的芯片，请特别留意芯片手册要求；