1、DDR4存储器的概述

PS：速率越来越高，功耗越来越小
1、DDR SDRAM：双倍数据率同步动态随机存取存储器；
2、DDR2 SDRAM：第二代双倍数据率同步动态随机存取存储器；
3、DDR3 SDRAM：第三代双倍数据率同步动态随机存取存储器；
4、DDR4 SDRAM：第四代双倍数据率同步动态随机存取存储器。

2、DDR4的新增功能介绍

DDR4 是2014年9月推出的当今主流的内存标准，目前DDR4还是硬件设计中的生力军。从Micron SDRAM的产品线直观感受下不同代的SDRAM特性的对比。

1、新的JEDECPOD12接口标准（工作电压1.2V）；
2、DBI：可以降低功耗并且提升数据信号完整性；
3、Bank群组结构：是个8n预取群组结构，它可以使用两个或者四个Bank组，这允许DDR4内存在每个Bank群组单独被激活、读取、写入或刷新操作，这样可以带来更高的内存速度和带宽；
4、取消了Derating，时序仿真计算不再繁琐；
5、DQ动态确定Vref（V_center），增加了眼图要求；
6、新的终止调度：在DDR4中DQbus可以转移终止到VDDQ，这样即使VDD电压降低的情况下也能保证稳定；
7、新的数据总线CRC技术，可以进行传输过程中的错误侦测，特别对非ECC内存进行写入操作时有帮助；
8、针对命令和地址总线的新的CA奇偶校验，突发长度和突发停止长度分别为8和4；
9、正常和动态的ODT：改进ODT协议，并且采用新的ParkMode模式可以允许正常终结和动态吸入终结，而不需要去驱动ODTPin；
10、DifferentialSignaling（差分信号技术）。

3、DDR4信号管脚解读-电源、数据与地址管脚配置

4、DDR4存储器PCB布局的要求

1、DDR4地址线布局布线需使用Fly-by的拓扑结构，不采用T型，拓扑过孔到管脚的长度尽量短，长度在150mil左右；
2、VTT上拉电阻放在DDR4末端，即最后一个DDR4颗粒的位置放置；注意VTT上拉电阻到DDR4颗粒的走线越短越好，走线长度小于500mil；
3、每个VTT上拉电阻对应放置一个VTT的滤波电容（最多两个电阻共用一个电容）。

电源设计是PCB设计的核心部分，电源是否稳定，纹波是否达到要求，都关系到CPU系统是否能正常工作。
滤波电容的布局是电源的重要部分，遵循以下原则：
1、CPU端和DDR4颗粒端，每个引脚对应一个滤波电容，滤波电容尽可能靠近引脚放置。
2、线短而粗，回路尽量短；CPU和颗粒周边均匀摆放一些储能电容，DDR4颗粒每片至少有一个储能电容。
3、DDR4正反贴的情况，电容离BGA 1MM，就近打孔；如可以跟PIN就近连接就连接在一起。

5、DDR4存储器PCB布线的要求

1、特性阻抗：线宽和线间距必须满足阻抗控制，即单端40ohm，差分80ohm（若导致布线太粗，可酌情更改到单端45欧姆，差分85-90欧姆）
2、DQ数据线每11根尽量走在同一层(D0~D7,DM0（DBI0）,LDQS0+LQDS0-),(D8~D15,DM1（DBI1）,LDQS1+LQDS1- )
地址线是否同层不做要求。
3、为了减少过孔产生的Stub，叠层布线层优先布DQ，DQS，CLK等信号，如果BGA布局在Top层，DQ线尽量的靠近bottom层
走线；（当BGA在Top层时，越靠近bottom层，过孔产生的stub越短，信号质量越好）
4、考虑信号屏蔽，除了从焊盘到过孔之间的短线外，所有的走线都尽可能的走带状线，即内层走线；
5、DQ和DBI数据线，组内要求满足3W间距，与其他组外信号之间保持至少4W；DQS和CLK距离其他信号间距做到5W以上；
6、数据线、地址（控制）线、时钟线之间的距离保持至少3W，空间允许的情况下,应该在它们走线之间加一根地线进行隔离。地线推荐15-30mil。

7、ZQ属于模拟信号，布线尽可能短，并且阻抗越低越好，所以尽可能的把线走宽一点，建议3倍50ohm阻抗控制的线宽；
8、在过孔比较密集的BGA区域，同组内的数据线，地址线的间距可以缩小到2W，但是要求这样的走线尽可能的短，并且尽可能的走直线；
9、如果空间允许，所有的信号线走线之间的间距尽可能的保证均匀美观；
10、内存信号与其他非内存信号之间应该保证4倍的介质层高的距离，可以对其进行整体包地处理。

11、所有信号线都不得跨分割，且有完整的参考平面，换层时，如果改变了参考层，要注意考虑增加回流地过孔或退藕电容。
所有的内层走线都要求夹在两个参考平面之间，即相邻层不要有信号层，这样可以避免串扰和跨分割走线，走线到平面的边缘必须保持4mil以上的间距；数据线参考平面优先两边都是GND，接受一边地，一边自身电源，但是到GND平面的距离要比到电源平面的距离要近；
12、对于地址线，控制信号，CLK来说，参考面首选GND和VDD，也可以选GND和GND。

6、DDR4存储器PCB电源的要求

1、VDD（1.2V）电源是DDR4的核心电源，其引脚分布比较散，且电流相对会比较大，需要在电源平面分配一个区域给它；
通过电源层的平面电容和专用的一定数量的去耦电容，可以做到电源完整性。
2、VTT（0.6V）电源，它不仅有严格的容差性，而且还有很大的瞬间电流，由于VTT是集中在上拉电阻处，不是很分散，且对电流有一定的要求，在处理VTT电源时，一般是在元件面同层通过铺铜直接连接，铜皮要有一定宽度，至少150mil，推荐250mil。

3、VREF它承载的电流比较小，它不需要非常宽的走线，注意铺铜或走线时，要先经过电容再接到芯片的电源引脚，不要从分压电阻那里直接接到芯片的电源引脚。
4、VPP（2.5V）内存的激活供电，容差相对宽松，最小2.375V，最大2.75V。电流不大，一般走根粗线或者画块小铜皮即可。

7、DDR4存储器PCB等长的要求

数据分组
1、低八位数据组DDR_data：D0~D7,DM0（DBI0）,LDQS0+LQDS0- 11根数据线
2、高八位数据组DDR_data：D8~D15,DM1（DBI1）,LDQS1+LQDS1- 11根数据线
3、地址线,控制线,时钟线设为一组：DDR_addr

等长规则
1、数据线以DQS为基准等长，地址线、控制线、时钟线以时钟线为基准等长，若软件中没有以时钟线为基准的，要手动将其选为基准线。
2、数据走线尽量短，不要超过2000mil，分组做等长，组内长度误差范围控制在+/-5mil；
3、DQS、时钟差分对内误差范围控制在+/-2mil范围内，设计阻抗时，使对内间距不超过2倍线宽。
4、地址线、控制线、时钟线作为一组等长，组内等长参考CLK误差范围控制在+/-10mil；
5、RESET和ALERT不需要做等长控制
6、信号实际长度应当包括零件管脚的长度，尽量取得零件管脚长度，并导入软件中；
7、因有些IC内核设计比较特别，按新品设计指导书或说明按参考板做，特别是Intel，AMD的芯片，请特别留意芯片手册要求；