一、DDR/DDR2/DDR3/DDR4的PCB设计要点

DDR、DDR2和DDR3是动态随机存取存储器（DRAM）的三种不同类型，它们分别代表了内存技术的发展和进步：
DDR (Double Data Rate SDRAM) ：简称DDR,DDR内存在时钟周期的上升沿和下降沿都能传输数据，因此数据传输速率是标准SDRAM的两倍。DDR的频率通常从200MHz开始，最高可达400MHz。它使用2.5伏电压供电，与SDRAM相比，DDR提供了更高的性能和更低的功耗。
DDR2 (Double Data Rate 2 SDRAM)：简称DDR2，是DDR的后继产品，DDR2进一步提升了数据传输速率，并使用了更低电压1.8伏。频率范围从400MHz开始，最高可达1200MHz。DDR2内存的另一个重要特点是它支持更高的数据预取，即每次传输更多的数据，从而提高性能。
DDR3 (Double Data Rate 3 SDRAM)：简称DDR3，是DDR2升级版本。DDR3进一步提高了数据传输速率，并且使用了更低的电压1.5伏，频率从800MHz开始，最高可达2133MHz。DDR3内存支持更高的数据预取（8-bit预取），并且具有更高效的电源管理功能。它还引入了新的信号传输技术，如差分信号传输，以减少功耗和提高信号完整性。

随着技术的发展，DDR4、DDR5也已经被开发出来，并且提供了更高的频率、更低的电压和更高的数据传输速率。DDR3、DDR4是当前市场上主流的内存类型，而DDR、DDR2逐渐被新的技术所取代。

二、DDR的管脚定义

1、CK/CK#，是DDR全局时钟，地址、命令都以CK/CK#为时序参考；
2、CKE，为时钟使能信号，在进行读写操作时CKE要保持为高电平；
3、CS#，为片选信号，低电平有效；
4、RAS#、CAS#、WE#，分别为行选择、列选择与写使能信号，低电平有效。三个信号与CS#一起组成了DDR的命令信号；
5、LDM、UDM为数据掩码信号，写数据时，当DM为高电平时对应的写入数据无效，LDM与UDM分别对应数据信号的低8位和高8位；
6、A<0~12>为地址总线，在读写命令时，行列地址都由该总线提供；
7、BA0、BA1，为BANK地址信号，确定当前命令对哪个BANK有效；

8、DQ<0~15>为数据总线，读写操作时数据信号通过该总线输入或输出。
9、LDQS、UDQS为数据锁存信号，双沿有效，写数据时输入，信号沿与数据中心对齐、读数据时输出，信号沿以数据边沿对齐。
10、VREF为SDRAM内部进行高低电平判决的参考电压。

信号分组：

1、数据线    2、地址线、控制线、时钟线     3、电源和GND

三、DDR1存储器PCB布局的要求

布局方案：
DDRx1时，点对点关于CPU对称布局，留出绕线空间。推荐距离：
1）当DDR之间存在串组时，CPU出线bank和DDR中心间距800-1000mil；
2）当DDR之间无串组时，CPU出线bank和DDR中心间距600-800mil；
DDRx2时，相对于CPU中所接信号管脚中心对称，注意地址线的线空间和串接电阻的放置位置。间距和1片DDR的方式一样；
DDRx4和DDRx8时，一般正反对贴，因同层放置会导致远端分支过长。

四、DDR1存储器的拓扑结构

在进行多片DDR设计的时候，DDR内存的拓扑结构主要是指其在PCB板上的布局和走线方式。以下是几种常见的DDR拓扑结构介绍：
点对点拓扑结构：只有2个相同网络的焊点链接在一起的结构通常叫做点到点拓扑结构，通常适合高速率的双向传输的DDR数据线；
菊花链（Fly-by）拓扑结构：菊花链拓扑结构从CPU开始依次连接到各个DDR内存芯片；
T型拓扑结构：也称为星型拓扑结构或树形拓扑结构，主线先走线到中间，然后再进行分支分别到各个DDR；
五、布局时如何选择拓扑结构？多片DDR时，选菊花链还是选T型拓扑？

1、从颗粒数目的情况来考虑：一般在4个或者4个以下的拓扑，使用T型或者Fly_by型都没有太大问题。如果板子布线空间足够的话，还是建议使用 T 型拓扑，信号质量也不赖，后期调试也较简单；如果颗粒数目超过4个，那么果断使用Fly_by拓扑，不要问我为什么，等你去绕等长的时候你就知道为什么要用Fly_by拓扑了。
2、从布线空间来考虑：板内布线空间较充裕，有足够的空间绕等长，可以使用T 型拓扑，如果板内布线空间较紧张，没有足够空间绕等长，那么还是使用 Fly_by 拓扑。
3、从信号速率来考虑：一般T型拓扑频率超过1GHz信号质量就会出现大幅的下降，所以此时应考虑使用 fly_by 拓扑结构。
使用何种拓扑并不是单一情况的考虑，而是综合的一个考虑，就像前面说到的需要综合考虑颗粒数目、板内布线空间、信号速率以及个人喜好（或者对各拓扑的熟悉程度）等。菊花链拓扑结构的一个缺点是信号不能同时到达所有负载端，这可能导致负载之间的时序不一致。因此，在使用菊花链拓扑结构时，还需要考虑主控芯片是否支持读写平衡（Read and Write Leveling），以及是否能够处理信号到达时间的差异。随着内存技术的发展，DDR3引入了时间补偿技术来解决菊花链拓扑结构中信号同步的问题，这使得DDR3更适合采用菊花链拓扑结构。

六、DDR的端接设计讲解

什么是信号端接？
在传输线中，当阻抗出现不匹配时，会发生发射，影响信号的完整性。而减小和消除反射的方法是根据传输线的特性阻抗在其发送端或接收端进行阻抗匹配，从而使源反射系数或负载反射系数为零。通常传输线的端接采用以下两种策略：
1、使负载阻抗与传输线阻抗匹配，即终端端接；
2、使源阻抗与传输线阻抗匹配，即源端端接。

源端串联端接：靠近芯片的发送端串联电阻，使得该串联电阻与芯片的内阻之和尽量与传输线阻抗一致。该端接简单功耗小，不会给驱动器带来额外的直流负载，只需要一个电阻就可以抑制驱动端到负载端的二次反射，常用于点对点的拓扑上；但同时它会增加RC时间常数，减缓负载端信号上升时间。不适合用于高频信号通路。
终端并联端接：即在末端并联一个与传输线特性阻抗一致的电阻到GND或者电源上。该端接的优点是在信号能量反射回源端之前在负载端消除反射，可以减小噪声、电磁干扰（EMI）及射频干扰（RFI）。同时也是有缺点的，首先末端端接电阻会增加直流功耗，所以功耗较大，不适用于使用电池供电的产品，此外在逻辑高状态下，对器件的驱动能力要求较高，比如，对于逻辑电平为5V的信号，驱动电流大约为5V/50ohm=100 mA，很少有器件能达到这个要求。

戴维南端接：又称戴维宁端接，也叫分压器型端接，它采用上拉电阻R1和下拉电阻R2构成端接电阻，通过R1和R2吸收反射,此端接通常是为了获得最快的电路性能和驱动分布负载而采用的。优点是可以降低对源端器件驱动能力的要求；缺点就是在逻辑高和逻辑低状态下，都有直流功耗，所以该端接方式功耗较大，同时所用器件较多，容易造成PCB布线紧张。
终端AC端接：也叫RC端接，其实就是在并联端接的基础上增加了一个电容，电容一般采用0.1uF多层陶瓷电容，由于电容隔直流通交流的作用，因此电阻不是驱动源的直流负载，故这种端接方式无任何直流功耗，交流功耗也非常小，该端接主要用于时钟电路。

七、DDR端接电阻的PCB布局的要求

布局总结：串联端接靠源端，并联端接靠末端，不过设计时还需参考LayoutGuide或仿真结果：
1、数据线串接电阻一般放在DDR与控制器中间，并联电阻靠近串接电阻放置，可放于其背面，具体位置可由仿真决定。
2、DM信号是数据线的掩码，一般都是点到点的单向传输，要求串接电阻放在控制器端，并联电阻放在DDR端。

3、地址线、控制线、时钟线是单向传输，且一般都是点到多点的拓扑结构。要求串联电阻靠近控制器端，多个DDR间使用远端分支，分支尽量短且等长，并联电阻放在DDR端第一个T点处，长度不超过500mil；走菊花链拓扑的，并联电阻放在最后一个DDR后面，长度不超过500mil。
4、差分时钟信号是单向传输，串接电阻靠近控制器端，点到点的终端匹配电阻尽量靠近DDR，或放在DDR之后，点到多点，可以使用地址线的拓扑结构，终端匹配电阻放在第一个T点处。

八、VTT上拉电阻的作用以及摆放要求

VTT电阻，全称为Voltage Termination for Termination电阻：是DDR内存设计中用于提高信号完整性的一种电阻，DDR的设计中，根据拓扑结构的不同，有的设计使用不到VTT，如控制器带的DDR器件比较少的情况下。
VTT电阻是连接到VTT电源的电阻，VTT电源通常设置为内存I/O电压（VDDQ）的一半。
VTT电阻通常放置在DDR内存模块的地址和控制线的终端，用于提供阻抗匹配，减少信号反射，提高信号完整性。
VTT电阻的一端连接到信号线，另一端连接到VTT电源，而不是直接连接到地或电源电压。这样，VTT电阻可以动态地吸收或提供电流，以匹配信号线上的电流变化。
VTT设计允许电源在信号上提供必要的电流，增强DDR信号线的驱动能力，这有助于维持信号线的稳定电压水平。
VTT电阻与终端端接的区别：
终端端接是指在传输线的末端添加一个电阻，以匹配传输线的特性阻抗，减少信号反射和提高信号质量。
在DDR内存中，终端端接电阻通常直接连接到地或电源电压，而不是连接到VTT电源。
VTT电阻是一种特殊类型的终端端接电阻，它通过连接到VTT电源来提供动态的电流匹配，以优化高速信号传输的性能。

九、VTT上拉电阻PCB布局布线要点：
1、终端VTT上拉电阻要放置在相应网络的末端，即靠近最后一个DDR3颗粒的位置放置（T拓扑结构是靠近最大T点放置）；
2、注意VTT上拉电阻到DDR3颗粒的走线越短越好；走线长度小于500mil；
3、每个VTT上拉电阻对应放置一个VTT的滤波电容（最多两个电阻共用一个电容）；
4、VTT电源一般直接在元件面同层铺铜来完成连接，所以放置滤波电容时需要兼顾两方面，一方面要保证有一定的电源通道，另一方面滤波电容不能离上拉电阻太远，以免影响滤波效果。

十、DDR1的滤波电容与VREF电容摆放要求

电源设计是PCB设计的核心部分，电源是否稳定，纹波是否达到要求，都关系到系统是否能正常工作。
滤波电容的布局是电源的重要部分，遵循以下原则：
1、CPU端和DDR颗粒端，每个引脚对应一个滤波电容，滤波电容尽可能靠近引脚放置。
2、线短而粗，回路尽量短；CPU和颗粒周边均匀摆放一些储能电容，DDR颗粒每片至少有一个储能电容。
3、DDR正反贴的情况，电容离BGA 1MM，就近打孔；如可以跟PIN就近连接就连接在一起。

VREF电容的摆放要求：
Vref电源的退藕电容必须靠近DDR和CPU管脚，走线时，要先经过电容再接到芯片的电源引脚，不要从分压电阻那里直接接到芯片的电源引脚。它承载的电流比较小，它不需要非常宽的走线，一般推荐15-20mil。

十一、DDR1存储器PCB布线的要求

DDR信号分组：
1、低八位数据组Data_Bus：D0~D7，LDM，LDQS，总共10根数据线
2、高八位数据组Data_Bus：D8~D15，UDM，UDQS，总共10根数据线
3、地址线、控制线、时钟线设为一组：Addr_Bus
4、电源走线与GND走线
走线设计要求：
1、特性阻抗：数据线、地址线、控制线都是单端走线，控制50Ω阻抗，时钟差分差分100Ω阻抗；
2、数据组，每10根尽量走在同一层，要求同组同层（D0~D7，LDM，LDQS），（D8~D15，UDM，UDQS ）。

微带线和带状线：对信号传播速度的影响
StripLine周围介质都是均匀的，对于常有的FR4基板，ξr接近于4，所以信号传播速度V=C/sqrt(4) =5.9in/ns约169ps/in，对于Microstrip，有效介电常数为空气和FR4的平均，大小与场的分布有关系，传播速度接近6.5in/ns, 约154ps/in；

Microstrip具有更快的传播速度！尽量使用同组同层布线，所以在走线的时候需要考虑，表层走线尽量短，让其差别尽量小（这也是为什么Intel的很多Guide上面要求，表层的走线长度不超过250MIL等要求的原因）；

3、信号线的间距满足3W原则，数据线、地址（控制）线、时钟线之间的距离保持20mil以上或至少3W；在过孔比较密集的BGA区域，同组内的数据线，地址线的间距可以缩小到2W，但是要求这样的走线尽可能的短，并且尽可能的走直线
4、空间允许的情况下,应该在它们走线之间加一根地线进行隔离。地线宽度推荐为15-30mil；
5、VREF电源走线先经过电容再进入管脚，Vref电源走线线宽推荐不小于15mil，与同层其他信号线间距最好20mil以上。
6、所有信号线都不得跨分割，且有完整的参考平面，换层时，如果改变了参考层，要注意考虑增加回流地过孔或退藕电容。
7、两片以上DDR拓扑结构优选T点，孔打在两片DDR中间，菊花链需仿真验证或Guide要求。（一般主控支持读写平衡才支持菊花链）
8、所有DDR信号距相应参考平面（GND和电源）边沿至少30-40mil。非DDR信号不得以DDR电源为参考。建议围绕保护区域打一圈GND孔。

十二、DDR存储器PCB电源的要求

1、VDD（2.5V）电源是DDR1的核心电源，其引脚分布比较散，且电流相对会比较大，需要在电源平面分配一个区域给它；通过电源层的平面电容和专用的一定数量的去耦电容，可以做到电源完整性。
2、VTT（1.25V）电源，它不仅有严格的容差性，而且还有很大的瞬间电流，由于VTT是集中在上拉电阻处，不是很分散，且对电流有一定的要求，在处理VTT电源时，一般是在元件面同层通过铺铜直接连接，铜皮要有一定宽度（120mil）。

十三、DDR1存储器PCB布线等长要求

1、数据线分组以DQS为基准等长，低八位（D0-D7、LDM、LDQS）和高八位（D0-D7、UDM、UDQS）之间不需等长，但应该尽量靠近;
2、地址线、控制线、时钟线以时钟线为基准等长，若软件中没有以时钟线为基准的，要手动将其选为基准线;
3、数据线最大长度尽量不超过2500mil，为了满足时序匹配，组内长度误差范围控制在±25mil，DQS与时钟线长度误差控制在±250mil，单片DDR的最大误差不超过1000mil；地址线、控制线误差范围控制在+/-100mil；
4、时钟差分对内误差范围控制在+/-5mil，设计阻抗时，使对内间距尽量不超过2倍线宽。差分对内等长时，需注意按照差分等长规范要求进行。
5、信号实际长度应当包括零件管脚的长度，尽量取得零件管脚长度，并导入软件中。
6、涉及到多片DDR时，应该注意对应的拓扑结构走线-的等长要求，不是所有走线线长加起来等长，而是拓扑等长。

十四、DDR布局布线案例实例

十五：DDR2/DDR3的新特点

内存技术随着时间的发展，对于提高性能、降低功耗、增强信号完整性等方面的不断优化和改进，对于DDR2、DDR3相比于DDR1做如下的一些区分说明：
DDR2相比DDR1：
DDR2的传输速率从DDR1的最高400MHz提升到了最高800MHz或更高，DDR2的数据传输速度是DDR1的两倍；
DQS由单端变更成了差分传输；
数据线集成芯片内部匹配终结技术ODT(On Die Termination)，无需外部匹配端接:，注意地址线、命令线依然需要外部匹配端接。
内核电压更低，仅为1.8V，而DDR1内存的工作电压为2.5V。这使得DDR2内存在功耗和热量产生方面比DDR1内存更优。
DDR3相比DDR2：
具有DDR2的所有优点，如DQS差分传输、ODT等。
DDR3内存的传输速率从DDR2的最高800MHz提升到了1066MHz、1333MHz、1600MHz甚至更高，这使得DDR3内存的数据传输速度比DDR2更快。
DDR3内存的工作电压进一步降低到1.5V，相比DDR2的1.8V，DDR3在功耗方面更优，比DDR2降低25%。
Ram重置(Reset)功能，关闭所有数据接收和发送，是DDR3达到最节省电力的目的。
DDR3内存引入了ZQ校准（ZQ Calibration）功能，ZQ校准是DDR3相对于DDR2的一个显著改进，它在高速和高密度的内存系统中尤其重要，有助于提高系统的性能和稳定性。

十六、DDR2/3存储器PCB布局的要求

DDR2、DDR3布局方案和DDR1基本一样：
DDR2/3x1时：点对点关于CPU对称布局，留出绕线空间。推荐距离：600-800mil；
DDR2/3x2时：相对于CPU中所接信号管脚中心对称，T点设计时推荐DDR2/3的封装腔中心间距一般600-800mil，菊花链时，一般推荐DDR2/3的封装腔体边缘之间间距2MM；
DDRx4和DDRx8时，一般正反对贴，因同层放置会导致远端分支过长。

十七、DDR2/3存储器PCB布线的要求

DDR2、DDR3布线方案和DDR1基本一样，相比于DDR1也有一些区别：
1、特性阻抗：数据单端控制50Ω，数据锁存信号DQS与时钟差分控制阻抗100Ω；
2、数据线每11根同组同层：(D0~D7、DQM0、DQS0_N、DQS0_P)，(D8~D15、DQM1、DQS1_N、DQS1_P)；
3、等长要求：随着速率的不断提高，对时序等长要求更严格，数据组等长±20mil，地址线、控制线、时钟线要求±50mil；
4、拓扑结构：DDR1/2通常用星形(T型)拓扑结构，而DDR3采用菊花链(Flyby)结构。Flyby拓扑可有效减少stub数量和长度，提高信号完整性；
5、其他布线和DDR1基本一致

十八、DDR2/3存储器PCB布线的要求

设计经验推荐：：
对于拓扑结构一定要看芯片是否支持读写平衡（Read and Write Leveling），如果不支持和DDR2一样按T拓扑处理。（保证CPU到DDR各支点等长，注意终端电阻要接到最大的T点上）
支持读写平衡情况下：2-4片颗粒：走T点或是Fly-by都可以；4片及以上颗粒：建议走Fly-by。
VTT电源设计要求更高，需要使用铜皮铺过去，表面走线宽度至少150mil，推荐250mil。