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No ERC检查点即忽略ERC检查点，是指该点所附加的元件管脚在进行ERC检查时，如果出现错误或者警告，错误或者警告将被忽略过去，不影响网络表的生成。忽略ERC检查点本身不具有任何的电气特性，主要用于检查原理图
在绘制原理图时，有时会遇到元器件管脚放置错误需要更改管脚位置，或者管脚名错误需要更改管脚信息的情况，一般情况可以直接去与原理图库进行更改，这里介绍一下如何在原理图中移动元器件管脚以及更改管脚名称？
在设计完原理图之后、设计PCB之前，工程师可以利用软件自带的ERC功能对常规的一些电气性能进行检查，避免一些常规性错误和查漏补缺，以及为正确完整地导入PCB进行电路设计做准备。
我们在编译完原理图之后有时会看见红色的波浪线，这些红色的波浪线时我们在编译后的错误显示，提示这个地方有错误。这时候我们只需要在“Messages”里面查看对应的错误类型并修改即可。
在我们设计完成原理图之后，设计PCB之前可以利用软件自带的ERC功能对于我们原理图去进行常规的一些电气性能的检查，避免出现一些常规的错误。
答：原理图检查，检查是否有单端网络、连接错误、没有指定封装等设计问题→原理图输出网表以及网表检查→检查封装库，没有封装库的，匹配原理图，新建封装库→导入原理图网表，将所有器件导入到PCB中→核对产品结构图纸，定位好结构器件→PCB版图布局→布局优化以及布线规划→层叠设计以及整个PCB图的设计规则添加→PCB版图布线→PCB版图电源分割与处理→布线优化→生产文件（Gerber）的输出,凡亿教育推出的有全流程的PCB设计实战视频教学，有需求的可以联系作者购买学习。
答：串扰,就是指一条线上的能量耦合到其他传输线,它是由不同结构引起的电磁场在同一区域里的相互作用而产生的。串扰在数字电路中非常普遍地存在着，如芯片内部、PCB板、接插件、芯片封装，以及通信电缆等等。 串扰可能是数据进行高速传输中最重要的一个影响因素了。它是一个信号对另外一个信号耦合所产生的一种不受欢迎的能量值。根据麦克斯韦定律，只要有电流的存在，就会有磁场存在，磁场之间的干扰就是串扰的来源。这个感应信号可能会导致数据传输的丢失和传输错误。 所以串扰对
答：这两个命令，Replace Cathe与Update Cathe都是元器件库更新的命令，一般用于批量对原理图中的器件进行更新或者替换，主要的区别有以下几点：Ø Update Cathe命令只能用于本地路径库的更新，库路径不是本地，会弹出错误信息，找不到该元器件库，如图2-82所示： 图2-82更新器件错误信息示意图Ø Replace Cathe命令可以改变元器件库的连接关系，选择不同的库即可，而Update Cathe是不可以的；Ø 如果在元件库中添加
答：对原理图文件进行DRC检测以后，按照设置的DRC检测的选项，会在原理图中留下DRC的标记，对于分页的原理图来说，每一页每一页的去查看DRC的标记，比较繁琐，这里可以运用Browse功能，查看所有的DRC,操作方法如下：第一步，选中原理图的根目录，执行菜单Edit→Browse功能，然后选择DRC Marks，进行DRC标记的查看，如图3-66所示： 图3-66 浏览DRC Marks设置示意图第二步，执行命令以后，如图3-67所示，DRC ERROE显示的是错误的类型说明，DRC
答：使用Orcad软件进行输出Allegro第一方网表时，弹出如图3-72所示的界面，这个是表示原理图有错误，不满足Allegro软件的要求，不能输出网表， 图3-72 输出Allegro网表报错示意图在输出Allegro第一方网表弹出这个界面，我们需要找到如图3-72所示的netlist.log这个文件，原理图中存在的错误在这有详细的描述，这个文件一般存储于输出网表的那个文件夹下，用写字本文件打开此文件，如图3-73所示，将列表中所列的错误一一解决掉，即可输出网表文件了。
