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执行菜单命令【工具】-【铺铜】-【铺铜管理器】或者使用快捷键TGM,如图6-73所示
进入到铺铜管理器之后,将重叠铜皮中优先级较高的铜皮在铺铜顺序区域进行上移,或者将优先级较低的铜皮进行下移,当编辑完铜皮之后需要去铜皮进行重新铺铜,如图6-74所示
盲目的拉线,拉了也是白拉!有些小伙伴在pcb布线时,板子到手就是干,由于前期分析工作做的不足或者没做,导致后期处理时举步维艰。比如电源线、杂线拉完了,却漏掉一组重要的信号线,导致这组线没办法同组同层,甚至都没有完整的参考平面,需要对前面的布线工作做大修改才能完成,费时费力。如果将PCB板比作我们的城
第一步,执行菜单命令File→New→Library,新建一个原理图库文件,如图2-1所示: 图2-1 新建原理图库示意图第二步,会弹出新建好的olb文件,然后选中新建好的olb文件,单击鼠标左键执行New Part功能,新建一个单个的器件,如图2-2所示,第三步,在弹出的New Part Properties属性框中,输入相对的参数,如原理库的名字(Name)、原理图库编号的起始字母(Part Reference Prefix)、PCB封装名称(PCB &nb
答:我们在使用Orcad软件进行原理图绘制的时候,新建原理图工程文件,默认在右下角都会出现Title Block,做为每个个原理图的一个显示内容,在左下角都有一个当前的时间显示,当前默认的这个Title Block的时间显示格式是,第一项是星期几,第二项是几月几日,第三项是年份,默认的格式都是这样的,我们对其进行修改的操作步骤如下所示:第一步,需要选中原理图根目录,执行菜单选项“Optiosn-Design Properties”,进行原理图设计属性的修改;第二步,进入设计属性之后呢,我们需要选
放大器反相的输入端是指输入端和输出端的极性相反,一个简单的运放,一般包括一个信号输出端,两个高阻抗输入端,同相和反相输入端。所以,可以用运放制作同相或是反相、差分放大器。
答:在PCB设计中,等长走线主要是针对一些高速的并行总线来讲的。由于这类并行总线往往有多根数据信号基于同一个时钟采样,每个时钟周期可能要采样两次(DDRSDRAM)甚至4次,而随着芯片运行频率的提高,信号传输延迟对时序的影响的比重越来越大,为了保证在数据采样点(时钟的上升沿或者下降沿)能正确采集所有信号的值,就必须对信号传输的延迟进行控制。等长走线的目的就是为了尽可能的减少所有相关信号在PCB上的传输延迟的差异。高速信号有效的建立保持窗口比较小,要让数据和控制信号都落在有效窗口内,数据、时钟或数
凡亿教育打通了“人才培养+人才输送”的闭环,致力于做电子工程师的梦工厂,打造“真正有就业保障的电子工程师职业教育平台”。帮助电子人快速成长,实现升职加薪。
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4. 搭建并运行仿真模型
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