扫码关注
注意差分凸起高度不能超过线距的两倍
2.差分走线需要优化一下
3.时钟信号尽量包地处理
4.电容尽量靠近管脚均匀摆放
5.差分出线要尽量耦合，后期自己优化一下
6.存在多处开路
后期自己在顶底层铺上电源和地铜皮
7.变压器需要挖空所有层处理
allegro 弟子计划-黄婷婷-百兆网口
2024-01-16 14:28
1795
0
评论 0 收藏
侵权举报
声明：本文内容及配图由入驻作者撰写或者入驻合作网站授权转载。文章观点仅代表作者本人，不代表凡亿课堂立场。文章及其配图仅供工程师学习之用，如有内容图片侵权或者其他问题，请联系本站作侵删。
您需要登录后才可以评论登录
热门评论0
相关文章
精彩课程
开班信息
设计指南
更多>>
热门面试题
更多>>
电子工程师行为面试：研发方案有分歧，你怎样用测试数据推动团队达成一致？
2026-11-01 14:50:03
高速PCB仿真面试：眼图怎么看？眼高、眼宽和抖动分别反映什么问题？
2026-11-01 14:49:46
FPGA面试：Verilog阻塞赋值“=”与非阻塞赋值“<=”怎么用？为什么时序逻辑常用非阻塞？
2026-11-01 10:10:10
嵌入式Linux面试：驱动加载失败怎么办？dmesg、设备节点和权限按什么顺序查？
2026-11-01 10:09:58
开关电源工程师面试：Buck降压电路的热回路在哪里？PCB布局为什么影响EMI？
2026-11-01 10:05:41
