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90天全能特训班19期 allegro - lrz-2DDR

PCB鬼才

2023-07-31 16:43

1699

注意绕蛇形不要有直角

2.差分线等长凸起高度不能超过线距的两倍

3.存在多余的走线

4.过孔不要上焊盘

5.VREF的电源信号走线最少要加粗到15mil

以上评审报告来源于凡亿教育90天高速PCB特训班作业评审

如需了解PCB特训班课程可以访问链接或扫码联系助教：

https://item.taobao.com/item.htm?spm=a1z10.1-c-s.w21136784-21870440400.21.5c7b5284NnAAq6&id=601258730169

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allegro特训班评审报告

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allegro如何做中文字体和镂空字体

凡亿Nike

2020-07-14 14:04

浏览数6615

【Allegro软件操作实战90问解析】第37问在Allegro软件中如何去创建Pin-Pair呢？

答：我们在Allegro软件中，不论是做绝对传输延迟还是做相对传输延迟，从所有的等长列表中可以看到，它的本质都是从一个元器件的管脚连接到另一个管脚的长度，也就是我们所说的Pin-Pair到Pin-Pair的长度。我们创建等长集合，其实也是创建Pin-Pair的集合，这里，讲解一下，Allegro软件中如何创建Pin-Pair，具体操作如下：

电路之家

2021-03-10 11:00

浏览数1.31w

Cadence Allegro 17.2高级功能- Label Tune 批量字符对齐功能

Allegro Productivity Toolbox组件所带来了很多高级命令，今天我们一起学的Label Tune就是其中一个。Label Tune是用来做批量的元件字符对齐操作的命令，可以支持对丝印、显示、装配层的字符对齐操作。我们知道PCB设计里面，丝印可以给贴片和识图的工程师提供一个位置参考，可以让工程师能够快速的找到元件在PCB上的位置。如下图所示，这样整齐的丝印排列可以让工程师快速定位元件位置。

李增（WareLEO)

2020-07-13 20:32

浏览数1.63w

Cadence Allegro 17.2怎么避免信号之间的串扰问题（布线耦合系数分析）

串扰是两条信号线之间的耦合、信号线之间的互感和互容引起线上的噪声。容性耦合引发耦合电流，而感性耦合引发耦合电压。 PCB板层的参数、信号线间距、驱动端和接收端的电气特性及线端接方式对串扰都有一定的影响。下面是在SigXplorer里面搭建了一个串扰的仿真链路，黄色部分就是得到的信号之间的串扰分析结果。

李增（WareLEO)

2020-07-13 21:05

浏览数7516

在Allegro软件中各类布局布线区域的含义是什么呢？

我们在进行PCB设计的时候，需要根据不同的PCB板结构以及一些电子产品的需求来进行各种不同区域的设计，包括允许布局区域设计、禁止布局区域设计。允许布线区域设计等等。在Allegro设计中，设置这些就在Areas，如图5-60所示。 图5-60  各类布局布线区域示意图Ø 在Allegro软件中有Route Keepout、Route Keepin、Package Keepout、Package Keepin、Via Keepout等多种类型的区域进行设置，对PCB工

电路之家

2020-05-07 15:36

浏览数5446