扫码关注
- 全部
- 默认排序
FPGA · DDR接口 · 拓扑结构DDR颗粒一多，地址线为什么不能照着数据线布？先分清3种拓扑拓扑先决定支路、负载与到达顺序，长度只是后续约束的一部分DDR 的数据通道与地址／命令／时钟网络承担不同连接关系。数据往往按局部接口点到点连接
嵌入式硬件 · 时钟源 · 晶体振荡器都是“晶振”，为什么有的上电就稳、有的要预热？先分清这4类振荡器相同标称频率，不代表启动、稳定度、功耗与控制方式相同工程口语里的“晶振”常混指无源晶体与有源晶体振荡器。SPXO、TCXO、OCXO、VC
EMC · 差模辐射 · 环路面积时钟频率并不高，辐射为什么还有高频峰？差模环路更怕快边沿差模辐射由高频能量、环路面积和环路电流共同决定，时钟标称频率只是起点 图 1 信号去程与回程围成差模辐射环路（原理示意）数字信号的快速边沿包含高频成
嵌入式 · MCU · 内部时钟与外部晶体MCU里已有时钟，为何还要外接晶振？内部RC方便启动，外部晶体通常提供更稳定的时间基准 图 1 MCU时钟树通常同时提供内部和外部时钟入口很多MCU带内部RC时钟，确实可以不接外部晶体。是否外接，
晶振离MCU只远一点，为何更难起振？晶体回路靠微弱环路条件起振，多出来的走线会直接进入振荡网络 晶体不是一根普通数字时钟线。MCU内部放大器、晶体、负载电容和PCB寄生共同构成振荡环路；器件离得更远，附加电容、电感、损耗与噪声耦合都会增加，
电源慢慢上升，MCU为何不一定可靠复位？RESET释放太早，程序可能从不稳定电源里起跑 简单RC复位的节点会跟随电源斜坡，还受阈值、漏电和残余电荷影响。慢上电或短时间重上电时，复位有效脉宽未必覆盖电源和时钟稳定区间。同一块MCU板，快速拔插
波特率只差一点，UART为何会整帧读错？起始沿只校准一次，周期误差会沿着整帧逐位累积 UART没有共享时钟。接收器识别起始沿后，用自己的波特率时钟推算每个位中心；收发周期只要存在偏差，采样相位就会逐位漂移。前几位可能仍落在有效区，帧尾却先越
复位已经拉高，FPGA状态为何仍不同步？异步拉低可以立即生效，释放边沿必须回到各自时钟域 外部复位拉高只是电平变化，不保证所有触发器在同一拍离开复位。释放边沿若靠近时钟，会违反恢复或移除时间；不同触发器可能不同步采样。可靠结构通常允许异步置
内部时序全绿，FPGA接口为何仍采错？内部寄存器路径收敛，不代表外部器件Tco、板级延时和时钟偏斜已经进入分析 FPGA内部时序报告只覆盖被正确建模的路径。若没有为接口设置输入、输出最大和最小延时，工具看不到外部器件Tco、PCB走线、板级
SPI时钟没乱，为何两颗从机一起回话？共享MISO的前提，是任一时刻只有一颗从机驱动它 SPI的SCK和MOSI可以同时送到多颗从机，但每颗从机需要独立片选。若两路CS重叠，或未选中器件没有释放MISO，两颗推挽输出可能同时驱动一条线，出现
