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在研究由反射引起的振铃效应前，先讨论由电路谐振引起的振铃效应。在时钟速度高达10MHz的数字系统中，振铃（Ringing）现象是设计中的显著问题。传导系统对输入信号的响应，在很大程度上取决于系统的尺寸是否小于信号中最快的电气特性的有效长度，反之亦然。电气特性的有效长度由它的持续时间和传播延迟决定，即l=Tr/D（Tr =上升时间，ps；D=延迟，ps/in）。如果走线长度小于有效长度的1/6，该电路表现为集总系统，如果系统对输入脉冲的响应是沿走线分布的，称之为分布系统。
往往说晶振是数字电路设计的关键，便是由于全部的数字电路设计都需要一个好的工作时钟信号，最普遍的便是用晶振来处理，可以说要是有数字电路设计的地方就可以看到晶振。 大家常说的晶振，包括两种，一种需要加驱动电路才可以产生频率信号，这类晶振叫晶振谐振器，例如普遍的49S封装、两脚封装的SMD32255032、小量四脚SMD封装。一种无需加驱动电路，只需要再加工作电压信号，就可以产生频率信号，这类称为晶振振荡器，大部分全是4脚封装，带有开关电源脚位、地脚位、频率輸出脚位等。
PCB上的任何一条走线在通过高频信号的情况下都会对该信号造成时延时，蛇形走线的主要作用是补偿“同一组相关＂信号线中延时较小的部分，这些部分通常是没有或比其它信号少通过另外的逻辑处理；最典型的就是时钟线，通常它不需经过任何其它逻辑处理，因而其延时会小于其它相关信号。
假设下图是一个单板上的PHY芯片的核心电源滤波电路设计。 * 根据这个PHY芯片的资料，这个电源对噪声等方面的干扰特别明显，所以这个设计中不仅采用了，LC滤波电路。还在电感L的后面串联了一个1欧的电阻R。LC滤波电容能滤除高频段噪声。而在这个电路中的这个电阻R不但能衰减高频段噪声，而且能衰减低频段噪声。可以作为一个全频段的衰减器，这种电路设计方法一般用于对噪声特别敏感的电源，如时钟的电源等等。但是单板的长时间运行发现，电阻R经常爆裂。 * 电路设计中选用的电阻R，尺寸是040
工程师在开发一个电路系统，往往会需要用到中央处理器，比如单片机、FPGA、或者DSP等等；当然一些简单的纯硬件电路项目方案例外，如充电器、热水壶等等。 作为单片机研发设计的项目，它的最小电路工作系统包含电源电路、复位电路、时钟频率电路；其中电源电路与复位电路，相信工程师都非常容易理解与设计。然而时钟频率电路，由于不同的开发项目功能需求不一样，设计的方案选择也不尽相同，很难得到有效的统一设计。
SDRAM信号线等长处理
在布线完成后，这里以SDRAM为例，要对SDRAM信号线进行等长处理，以满足时序要求。SDRAM的信号可分为数据线、地址线、控制线、时钟线，走线时要同组同层，间距满足3W原则，每组数据线的等长误差范围为+-50mil，地址线、控制线、时钟线的等长误差范围为+-100mil。
串行总线的发展一共目前可以总结分为3个环节时期， 时钟并行总线：小于200MHZ，比如CPCI,PCIX，SDRAM,ISA,PIC 源同步时钟并行总线：小于3200Mbps，比如DDRr1234系列,MII,EMMC 高速串行总线：最高有56NRZ ，比如USB1/2/3/3.1/3.2,PCIE3,PCIE4,SAS3,SAS4.
电子设计当中，经常用到差分走线，如USB的D+与D-差分信号，HDMI的数据差分与时钟差分等。虽然现在很多设计者都是在PCB中添加差分，但是还是有许多设计者习惯在PCB中就添加好差分。那么，如何在原理图中添加差分标识呢？
在PCB设计中，蛇形等长走线主要是针对一些高速的并行总线来讲的。由于这类并行总线往往有多条数据信号基于同一个时钟采样，每个时钟周期可能要采样两次甚至4次，而随着芯片运行频率的提高，信号传输延迟对时序影响比重越来越大，为了保证在数据采样点能正确采集所有信号的值，就必须对信号传输延迟进行控制。
至于USB，SATA,PCIE等串行信号，并没有上述并行总线的时钟概念，其时钟是隐含在串行数据中的。数据发送方时钟包含在数据中发出，数据接收方通过接受到的数据恢复出时钟信号。这类串行总线没有上述并行总线等长布线的概念。但因为这些串行信号都采用差分信号，为了保证差分信号的信号质量，对差分信号对的布线一般会要求等长且按总线规范的要求进行阻抗匹配的控制
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