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1.芯片下方电容要均匀分布。2.数据线等长组分组错误,两组线分别缺少LDOM、HDQM。3.数据线等长错误,应该控制误差50mil4.地址线等长分组错误,缺少部分网络5.电源输入线宽不一致,电容输入输出都需要加宽。6.多存在多处尖岬铜皮。7
走线需要优化,同网络的线也要保存3w差分对内不等长很多地方数据线不满足3w以上评审报告来源于凡亿教育90天高速PCB特训班作业评审如需了解PCB特训班课程可以访问链接或扫码联系助教:https://item.taobao.com/item.
模拟信号尽量一字型布局,并单根包地2.锯齿状等长不能超过线距的2倍3.网口除差分信号外,其他都需要加粗到20mil4.电感所在层的内部需要挖空处理5.反馈路劲需要从电容后面取样6.注意数据线直接拿等长需要满足3W规则7.地址线之间也需要满足
数据线高八位和第八位没有单独创建class,9根线为一组2.地址线,时钟,控制为一组3.pcb上存在短路4.地址线之间需要满足3W间距5.一层连通无需打孔6.电源和地需要处理一下7.注意过孔不要上焊盘以上评审报告来源于凡亿教育90天高速PC
RS232的升压电容走线需要加粗处理2.USB差分对内等长误差5mil3.注意焊盘出线规范,焊盘中心出线至外部才能拐线处理,避免生产出现虚焊4.注意电池供电,走线需要加粗处理,满足载流5.SD卡数据线误差尽量控制300mil6.晶振尽量包地
DDR3 2片:电感内部挖空处理。注意电源铺铜不要出现这种瓶颈处:等长线注意要保证3W间距,去调整出来:数据线需要满足等长误差,还存在报错:数据线也要满足3W间距自己注意走线跟过孔的间距规则:分割带尽量大于20MIL:以上评审报告来源于凡亿
跨接器件旁边要尽量多打地过孔,地分割间距最少1.5mm2.网口差分要进行对内等长,误差5mil3.模拟信号走线需要加粗4.地网络要就近打孔,回流到地平面5.反馈信号压迫从电容后面取样,走线要加粗6.注意数据线之间等长需要满足3W规则7.等长
注意数据线之间等长需要满足3W2.串组两端的信号也要加入地址信号进行等长3.地址线和数据线之间需要画一根地线进行分开4.电源需要再电源平面层进行处理,打孔进行连接以上评审报告来源于凡亿教育90天高速PCB特训班作业评审如需了解PCB特训班课
在DDR的设计中,需要对数据线及地址线进行分组及等长来满足时序匹配,通常DDR的数据线之间的长度误差需要保证在50mil以内,地址线的长度误差需要保证在100mil以内。执行菜单命令【设计】-【规则】或者使用快捷键DR打开规则约束器,在“H