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FPGA分频时钟能跑，为何约束仍会漏？逻辑产生了时钟，不等于时序分析器已经知道它的频率和相位 寄存器分频、PLL或时钟管理资源的输出一旦驱动新的时钟脚，静态时序分析就需要知道它与源时钟的关系。只约束入口时钟，不能保证所有生成时钟的周期、相位
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开发板使用LPC2136芯片，晶振采用14.7456MHz的，后来改成10.0000MHz就出错了， 使用14.7456MHz时参数如下： #define Fosc 14745600 #define Fcclk (Fosc * 3) #define Fcco (Fcc
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