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GND跟电源网路都没有处理:地址线都有及个别的没有跟BGA内的扇孔连接:等长线的GAP尽量大于等于3W,不要太短了:数据线一组走线尽量紧凑点:看下是否存在间距报错:等长线之间要满足3W间距原则:上述一致问题,等长线GAP满足下3W长度:间距

AD-全能19期-宋文孝-第五次作业-SDRAM设计

ROOM框导入不需要就进行删除:电感下面不要放置器件,自己整体调整下,可以塞到IC下面去:注意铜皮不要存在直角:电感内部都挖空处理:注意反馈信号加粗8-12MIL:铜皮尽量把焊盘都包裹住:注意整板是铺地铜进行回流,而不是铺电源信号,自己处理

全能19期-AD-卢同学-第3次作业-PMU模块的PCB设计

配置电阻电容可以向上或者向下布局,空出中间空间有限主干道布局:主干道;路径尽量短,可以优化下布局。反馈信号走8-12MIL即可:其他的没啥问题了。以上评审报告来源于凡亿教育90天高速PCB特训班作业评审如需了解PCB特训班课程可以访问链接或

全能19期-Allegro-陈成—第1次作业-2路DCDC模块的设计

铜皮注意不要直角以及锐角,尽量钝角,都有优化下:电感当前层的内部可以挖空处理:注意这里GND铜皮瓶颈处加宽铜皮宽度尽量铜皮宽度均匀点:注意反馈信号加粗8-10MIL即可:此处器件不要干涉了:其他的没什么问题,特别注意整体铜皮需要优化。以上评

全能19期 ADTbabhs-第一次作业-DCDC模块PCB设计

注意过孔尺寸不符合规范,孔径跟焊盘尺寸比例是 焊盘的尺寸为两倍孔径大小+ - 2mil:常见的有8/16 10/20 10/24mil等,自己去修改过孔尺寸。注意主干道器件整体中心对齐:电感当前层内部注意挖空处理:注意焊盘出线规范,从焊盘两

全能19期-AD- 宋文孝-第一次作业-DCDC模块的PCB设计

注意电感底部不要放置器件以及走线,需要重新优化下底层的布局以及布线:电感注意当前层内部挖空:电源输出对应的GND打孔数量一一对应上:此处顶层完全可以走线,不用打孔了:多处上述问题,自己去修改下。LDO信号也是需要加粗满足载流大小,看下具体大

全能19期-Allegro-THE的_第二次作业pmu模块

此处的电阻电容塞到芯片底部,跟对应网络进行连接:机壳地跟电路地之间至少间距2MM,除了 跨接器件部分:变压器每层都需要挖空:变压器上除了差分其他信号加粗到20MIL:晶振注意从滤波电容那里包地处理:一把RX 或者TX的信号线尽量是一把紧凑整

全能19期-黎润舟-第四次作业-千兆网络模块设计

注意器件尽量整体中心对齐:上述一致问题,器件整体对齐处理:注意差分打孔换层的回流地过孔,打在正左右两侧,调整下:注意差分从过孔拉出,前两组调整为第三组的模式:此处电源信号并未连接:注意差分对内等长误差为5MIL:其他的没什么问题。以上评审报

全能19期-Faker-第5次组作业-USB 2.0/3.0&Type-C模块PCB设计

12V电源输出铜皮加粗处理,满足对应的载流大小:电感当前层的内部挖空处理:个别配置电阻电容对齐处理:反馈信号是连接在输出的电容的最后一个管脚上,连接有问题:注意铺铜不要存在直角以及这种尖角,尽量钝角处理:焊盘出线规范,要从两长边拉出再去拐线

全能19期AD 樊卯辰-第一次作业-DCDC模块

电感下面不要放置器件,自己优化下:此处DCDC5.0V输入建议铺铜处理以满足载流大小,或者加粗走线的宽度能满足:此处存在铜皮瓶颈处,自己优化下:此处LDO电路中的电源信号能顶层连接的,就把过孔删掉:存在多处情况。右边的LDO电源信号存在上述

全能19期-常密生-第二次作业-PMU