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说起来，流水线应该是FPGA/数字电路设计里最常见的优化手段了。入门的时候大家都学过：想提升时钟频率，就把大组合逻辑拆成多级，中间插寄存器。这招确实管用，一用一个准。但问题来了——流水线是不是越深越好？频率跑不上去就无脑加寄存器，这样行不行
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上周帮人看了一块4层板，电源干扰一直压不下去。查了半天，问题出在地分割上——他把数字电源地和模拟信号地分得清清楚楚，中间还留了隔离带。结果EMI更差了，隔离带把原本完整的回流路径切成了一段段。这块把我坑惨了，今天说说多层板里电源地和信号地到
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