答：使用Orcad软件进行输出Allegro第一方网表时，弹出如图3-72所示的界面，这个是表示原理图有错误，不满足Allegro软件的要求，不能输出网表， 图3-72  输出allegro网表报错示意图在输出Allegro第一方网表弹出这个界面，我们需要找到如图3-72所示的netlist.log这个文件，原理图中存在的错误在这有详细的描述，这个文件一般存储于输出网表的那个文件夹下，用写字本文件打开此文件，如图3-73所示，将列表中所列的错误一一解决掉，即可输出网表文件了。

答：在绘制原理图库，会出现一些管脚名称是一样的，一般是电源管脚或者是空管脚，当名称重复的时候，保存原理图库的时候，会弹出如图2-78所示的警告,提示有重复的名称，后面输出allegro网表的时候，会报错。对于这种情况，我们做如下处理： 图2-78 原理图库管脚名称相同警告示意图Ø 电源管脚名称一致的，我们将电源管脚的属性改为power属性，这样系统就会允许管脚名称是一致的，不会报警告，如图2-79所示； 图2-79 电源管脚属性示意图Ø 

用Design Entry CIS生成逻辑网表的时候没有报错，能够成功的生成pxlBA.txt，netlist.log，pstchip.dat，pstxnet.dat，pstxprt.dat五个文件，这五个文件在同一个文件夹NetList下。然后一个叫work2的文件夹使用PCB Design GX

Part Name "DIODE_SCHOTTKY_3_MELF5_00X2_80_DL4735A" is renamed to "DIODE_SCHOTTKY_3_MELF5_00X2_80_".出现这中问题的原因是什么，请问一下如何解决？