AD怎么设置DRC报错和警告的显示颜色

为了尽量减小单板设计的串扰问题，PCB设计完成之后一般要对线间距3W规则进行一次规则检查。一般的处理方法是直接设置线与线的间距规则，但是这种方法的一个弊端是差分线间距（间距设置大小不满足3W规则的设置）也会DRC报错，产生很多DRC报告，难以分辨

请问一下这种错误会造成什么影响本身封装就是这样，连接线之后报这种错误，如果对电路没有影响可以直接忽略吗

PCB设计：检查线间距时差分间距报错的处理方法 为了尽量减小单板设计的串扰问题，PCB设计完成之后一般要对线间距3W规则进行一次规则检查。一般的处理方法是直接设置线与线的间距规则，但是这种方法的一个弊端是差分线间距（间距设置大小不满足3W规则的设置）也会DRC报错，产生很多DRC报告，难以分辨，如图12-23所示。

我们在进行PCB设计的时候，最后我们需要去进行DRC的检查，检查完成之后会出现各种总各样的报错，当然其中常见的间距报错，规则报错我们都知道怎么更改，也能看懂大概的意思。可以有时候碰到一些比较少见的报错，就会不知道这个报错的原因是什么 了。比如今天要讲解的DRC报错中的“Isolated copper：Split pllane....”的报错，为了方便大家了解这项报错，我们找到了素材图片如下：

为什么相同网络的过孔距离小于规则约束，在线DRC不报错呢

我这个以太网差分对串接电容，我设置为X-NET模型，然后差分对等长设置，画过线后不显示等长数据，也没DRC报错为什么

怎么取消，我是还没有布线，就进行了设计规则检查，现在都是错误的提示，怎么取消这些。

就是不知道在什么位置Orphaned copper starting from : Region (0 hole(s)) Top Layer我把3.3V的所有网络布线全部删除了还是报错