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PCB 6G太赫兹通信技术突破_实现10Tbps传输国内PCB企业成功开发6G太赫兹通信专用PCB，实现10Tbps的高速数据传输，较传统5G PCB提升100倍，信号损耗降至0.01DB/m，较传统PCB降低90%，推动6G通信进入太赫兹
上周有个哥们跟我吐槽，说他调了一周的2.4G PCB天线，阻抗匹配到50欧姆，S11做到-15DB了，但实际传输距离就是上不去。我让他发来测试数据一看，效率只有30%多。说实话这个问题太常见了。很多工程师把"阻抗匹配"和"天线好使"画了等号
实验室里，一台工业控制板EMC测试辐射超标。整改工程师信心满满地加了三级滤波器，换了屏蔽外壳，折腾两个月，辐射裕量从-3DB变成了-2DB。委托方问：还能不能再压一压？工程师沉默了半天。这场景眼熟吗？说实话，EMC整改做到最后，大家都在滤波
开关电源一上电，示波器探头还没搭上去，辐射超标的数据就先跳出来了。频谱仪上那根怎么也压不下去的包络曲线，让多少工程师熬红了眼。翻开整改报告，密密麻麻写着辐射超标 10DB，整改措施列了一串，加屏蔽线、套磁环、铺地铜——能想到的都试了，效果还
你买了一颗CMRR高达120DB的仪表放大器，结果实测共模抑制连40DB都不到。别怀疑芯片，先看看你的REF引脚接对了没有。1、REF引脚到底是干嘛的REF引脚决定输出的直流基准电位。很多人把它直接接地，觉得省事。但问题是，地不是理想零电位
你选了一颗120DB CMRR的运放，实测却只有34DB。问题不在运放，在那几颗1%的电阻上。1、1%电阻，CMRR直接塌到34DB根据经典公式，仅由电阻失配决定的CMRR为：CMRR(R) ≈ (1+G) / (4×δ)其中G为差模增益，
PCIe 5.0的端到端链路损耗预算仅36DB@16GHz，比4.0的28DB@8GHz严苛得多。当设计余量不足时，工程师面临一个灵魂拷问：砸钱换板材，还是加Retimer芯片？先看损耗都花在哪？一条典型PCIe 5.0 x16链路，CPU
做电池供电的产品，低功耗是绕不开的话题。STM32这类单片机提供了好几种低功耗模式，其中最容易搞混的就是Stop和StanDBy。很多人知道StanDBy功耗更低，但低多少、牺牲了什么、什么时候该用哪个，并不一定说得清楚。今天就掰开揉碎了聊
RE辐射发射超标，接口线上加了一堆共模电感和滤波电容，结果频谱仪上一看，改善不到3DB。继续加料，电感换更大的，电容并更多的，还是压不住。折腾了两个星期，最后把连接器外壳好好接到机壳地上，那个恼人的尖峰直接消失了。这种事不少见。接口滤波加了
仿真和实测差几个DB，不是运气差，是模型漏了东西。多数工程师只盯着波形对比，却没追问偏差的根因。1、封装寄生，最大的隐形杀手IBIS模型只描述芯片引脚行为，不包含封装。焊球电感、TSV电容、重布线层的寄生参数，在GHz频段轻松贡献1到3个d
