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仿真和实测差几个dB，不是运气差，是模型漏了东西。多数工程师只盯着波形对比，却没追问偏差的根因。
1、封装寄生，最大的隐形杀手
IBIS模型只描述芯片引脚行为，不包含封装。焊球电感、TSV电容、重布线层的寄生参数，在GHz频段轻松贡献1到3个dB的插损偏差。仿真时若跳过封装模型，结果必然偏乐观。
2、PCB建模，简化过度
仿真用的叠层是理想值，实际板材介电常数有公差，铜箔粗糙度带来额外高频损耗。过孔的反焊盘尺寸、钻孔公差，这些细节在仿真里常被忽略，却在实测中真实存在。
3、边界条件失配
仿真用典型值模型，实测用的是某一批芯片的实际参数。温度、电压、工艺角没有校准到真实工况，眼图和S参数自然对不上。
4、测量链路本身引入误差
探针负载效应、校准残留、高频下S参数截断外推，都会让实测数据本身带偏差。仿真结果和一个"不干净"的测量值对比，差几个dB并不意外。
5、器件离散性被平均化
仿真里的电阻是精确10k，实际是正负百分之五的公差。批量器件的参数分布被模型"平均化"了，这在高速链路中会放大为明显的幅值偏差。
6、怎么缩小差距
优先校准关键瓶颈频段，建立模型、测量、迭代修正的闭环。仿真不是预言机，是风险筛查工具。承认模型有局限，才能真正用好它。
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