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：层次原理图中是有包含的关系，这里我们介绍一下层次原理图自上而下设计思路，按照以下的步骤即可： 第一步，创建分级的模块Hierarchical Block，在原理图设计的页面，执行命令Place->Hierarchical Block…，如图3-109所示： 图3-109 层次原理图创建分级模块示意图第二步，在弹出的对话框中，输入分级模块的名称，如图3-110所示，选择合适的参数，一般如图3-110所示设置即可，点击OK，则层次式原理图分级模块创建完毕；
答：在层次原理图中，我们之前做好的模块如果是一样的，是可以重复调用的，这样就大大节省了我们设计的时间，特别是有很多重复性的功能模块情况下，下面我们讲解下调用已有模块的方法：第一步，创建分级的模块Hierarchical Block，在原理图设计的页面，执行命令Place->Hierarchical Block…，如图3-119所示： 图3-119 层次原理图创建分级模块示意图第二步，在弹出的对话框中，输入分级模块的名称，如图3-120所示，选择合适的参数，一般如图3-120
答：我们在进行Allegro第一方网表输出的时候，会出现以下的错误，即交换属性的错误，如下所示：#1 ERROR(SPMHNI-176): Device library error detected。ERROR(SPMHUT-115): Pin 'ALWAYS ON CLK32KOUT1' for function‘RK808_7_LCC68_7X7_P3A5_0A15X0A8’on deviceRK808_7_LCC68_7X7_P3A5_0A15X0A8' has
答：我们在使用16.6版本的Orcad软件绘制原理图的时候，会出现这样的情况，就是从库里面放置的元器件的编号是没有问题的，但是手动对这个元器件的编号进行修改之后呢，就会出现这个编号的下面会出现一个下划线，如图3-197所示，我们这里讲解下，怎么去掉这个元器件编号下面的下划线，具体的操作步骤如下: 图3-197 元器件编号下划线示意图第一步，选中有下划线的元器件，比如图3-198所示的C110这个器件，然后单击鼠标右键，在下拉的菜单中选择User Assigned Refer
答：我们在进行PCB设计的时候呢，尽量不要把原理图的规则导入到PCB中，我们需要在输出网表的时候进行设置，具体的操作步骤如下所示：第一步，选中原理图的根目录文件即DSN文件，进行网表的输出，执行菜单Tools-Create Netlist，创建网表；第二步，在弹出的输出PCB网络表的对话框中，其它地方都是不用勾选的，在右侧有一个Setup选项，是输出网络的参数设置按钮，我们需要在这里进行不输出原理图规则的设置；第三步，点击输出网表的Setup选项，进行参数的设置，如图3-211所示，在左侧箭头所
答：一般我们会在Allegro软件中指定这几个与封装库有关的路径。第一步，点击Allegro软件的Setup命令的最后一项User Preferences...,如图4-25所示； 图4-25 用户参数设置示意图第二步，在弹出的对话框中，选择Library中的devpath、padpath、psmpath三项设置路径，如图4-26所示； 图4-26 封装库路径指定示意图Ø Devpath：第三方网表（Other方式导出的网表）导入PCB时须设
答：在导网表时，如果碰到有缺失Flash的报错，而正好缺失的Falsh在另一个项目中使用过，我们可以从另一个PCB中调用，具体的步骤如下：第一步，打开PCB，点击File-Export-Libraries…，在弹出的对话框中勾选Shape and flash symbols、No library dependencies选项，设置好导出的文件夹路径，点击Export导出，如图4-111所示；
答：一般，批量添加封装到PCB板上有以下方法：首先，在导完网表后，可点击Place-Quickplce…选项，然后在弹出的选项里按图示参数勾选，选好后可点击Place即可将原理图中指定好的器件批量添加到PCB中，如图4-113所示：
邮票孔设计尺寸一般可按此标准，邮票孔孔径大小0.8mm，为非金属化孔，孔与孔间距1.1mm或者1.25mm都可以，左右2个半圆弧直径尺寸2mm,有1/3孔径大小位置在分板处，一般邮票孔周围需要做禁布处理，以防止PCB板内走线、器件离邮票孔过近，禁布区域大小为单边比孔大0.5mm以上，如图4-118所示。
答：在制作封装时，经常会碰到要进行封装管脚匹配，特别是3极管类型封装，特别容易将管脚排序做错。以下给大家介绍三极管管脚排序的方法：第一步，打开原理图，找到对应的器件，查看器件的管脚排序，如下图，分析图示可知，1脚为E极，2脚为B极，3脚为C极，如图4-119所示
