变压器上除了差分信号，其他的加粗20MIL走线：晶振尽量包地处理：RX TX以及差分组内等长没啥问题：建议机壳地与电路地之间分割2MM间距：其他的没什么问题。以上评审报告来源于凡亿教育90天高速PCB特训班作业评审如需了解PCB特训班课程可

差分换层，旁边需要打地过孔2.差分线可以在优化一下3.晶振需要包地处理4.焊盘出线与焊盘同宽即可，拉出来再进行加粗5.电源存在多处开路以上评审报告来源于凡亿教育90天高速PCB特训班作业评审如需了解PCB特训班课程可以访问链接或扫码联系助教

差分对内等长误差控制在+-5mil晶振要靠近管脚放置，并且要包地处理焊盘出线，线宽不要大于焊盘宽度可以拉出焊盘后在加粗这里走线确认是否满足载流这里r33应该放到r34旁边，两个电容靠近管脚放置。这里24管脚要直接连接起来

老师，两个晶振能放一起吗@凡亿-彭老师[尴尬]那我这样布局咋样天线能这样摆不

1.485走类差分需要优化一下2.模拟信号走线需要加粗处理3.晶振走线需要优化一下，尽量走类差分处理4.差分对内等长误差5mil5.跨接器件旁边要多打地过孔，分割间距建议1.5mm，有器件的地方可以不满足6.模拟信号呈一字型布局，走线加粗7

晶振存在于大大小小的电路板中，就连我们意想不到的吸尘器中也会有晶振的存在，那么在设计电路中有关于晶振的设计，我们应当如何设计呢？一、关于晶振设计的注意事项1、在电路设计中，我们务必要让晶振，外部电容器与IC之间的信号线尽可能保持短。其根本在

1，低速时钟LSE是外部晶振作时钟源，主要提供给实时时钟模块，所以一般采用32.768KHz。LSI是由内部RC振荡器产生，也主要提供给实时时钟模块，频率大约为40KHz。(LSE和LSI)只是提供给芯片中的RTC(实时时钟)及IWDG(独立看门狗)使用。 2，中速时钟MSI RC

分割地尽量满足1mm，有器件的地方不满足可以忽略2.跨接器件旁边尽量多打地过孔3.差分线需要优化一下，尽量从焊盘拉出在走差分差分出线方式都需要再尽量优化一下4.晶振需要包地处理，晶振下面不要走线，不要放置器件5.焊盘出现不规范，焊盘中心出线

变压器旁边除了差分都要20mil以上晶振靠近管脚包地走类差分处理时钟和rxtx和百兆问题是一样的以上评审报告来源于凡亿教育90天高速PCB特训班作业评审如需了解PCB特训班课程可以访问链接或扫码联系助教：https://item.taoba

VGA模拟信号要一字型布局，走线加粗处理2.晶振需要走内差分，走线要尽量短，晶振尽量顶层走线，包地要包完整3.差分对内等长不能超过线距的两倍，包地要在地线上打孔4.跨接器件旁边需要多打地过孔，器件摆放可以在优化一下5.反馈需要从最后一个电容