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烧结银行业的“警世钟”：Wolfspeed破产启示录5月22日消息，据外媒报道，美国芯片制造商Wolfspeed因债务问题，正计划在数周内申请破产保护，作者作为功率半导体行业的老兵，从以下几个方面剖析Wolfspeed破产原因以及国产烧结银
在中高端PCB制造领域中，埋盲孔钻孔是很重要的环节，它将决定着信号完整性与良率。要想保证该环节的顺利进行，工程师需要注意多方面！1、孔位隔离法则盲孔与通孔/埋孔间距：同网络需保持≥6mil安全距离，异网络间距必须≥10mil，杜绝电性短路风
在电子设备向高密度、高速化演进背景下，PCB设计已从“连线艺术”升级为系统性工程。本文基于一线工程师实战经验，提炼五大核心设计原则，直击信号完整性、电源完整性、可制造性等关键痛点。一、3W原则：信号隔离的量化标准核心规则：平行信号线间距≥3
如果你是一个PCB工程师，工作时候可能技术基础差，导致面对炒鱿鱼警告，如此困境，工程师你要如何做才能摆脱此困境？！1、技术赎罪券：48小时制造高光时刻闪电战操作：用华秋DFM一键扫描历史设计，输出《潜在工艺风险报告》（截取红色警报页）针对领
在高速数字电路设计中，工程师可能会碰见“假时钟”现象，该现象可在逻辑电平边界处制造虚假跳变，轻则引发数据采样错误，重则导致系统时序崩溃。所以下面了解下假时钟。1、假时钟是什么？假时钟指时钟信号在逻辑阈值（VIL/VIH）附近发生非预期电平跳
在数字电路中，假时钟犹如“幽灵信号”，可以在逻辑电平边界制造虚假跳变，为工程师带来麻烦。随着5G、AIoT等领域对时序精度要求的不断提升，假时钟的攻防战已成为衡量硬件系统可靠性的关键战场。1、前仿真预防使用SIwave/HSPICE进行传输
庆祝 FPGA 创新 40 周年今年是首款商用现场可编程门阵列（ FPGA ）诞生 40 周年，其带来了可重编程硬件的概念。通过打造“与软件一样灵活的硬件”，FPGA 可重编程逻辑改变了半导体设计的面貌。这是开发人员第一次能在设计芯片时，如果规格或需求在中途、甚至在制造完成后发生变化，他们可以重新定
众所周知，芯片从流片成功到实现量产，需要经历多重技术关卡与长达12-36个月的周期验证，这一过程融合了半导体工艺、制造工程与质量管理的深度协同，可以说是现代工业的精密艺术。1、测试调优阶段（3-12个月）①性能验证高速运算测试：针对AI加速
精确的元器件封装（Footprint）是确保 PCB 设计能顺利制造的基础，然而，手动创建PCB器件封装往往耗时费力，且容易出错。“有没有一种更智能、更高效的PCB元器件封装创建方法呢？” 答案是肯定的，那就是老wu之前一直有在分享的PCB元器件封装创建神器——Footprint Expert，目前
在PCB设计领域，DFM（可制造性设计）是确保产品从设计顺利转向量产的关键环节。本文将盘点PCB设计中常见的39个DFM问题，涵盖线路设计、元件布局、制造工艺、材料选择等。1. 线宽线距失控风险：线宽/线距小于厂商制程能力（如普通厂商无法稳
