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变压器上除了差分信号,其他的加粗20MI走线:差分注意耦合,从焊盘拉出之后,自己重新优化:差分连接进焊盘没有耦合走线,自己处理下:差分信号一定是需要耦合走线,完全没有按照要求,自己重新绘制下:注意打孔要求,顶层能拉通的,把多余过孔删除:注意

全能19期-AD-朱腾——第三次作业——百兆网口

机壳地与电路地需要间距2MM:跨接器件两边多打点地过孔:走线需要连接到焊盘中心:RX TX信号分组 组跟组用GND走线隔开:以上评审报告来源于凡亿教育90天高速PCB特训班作业评审如需了解PCB特训班课程可以访问链接或扫码联系助教:http

全能19期-AD-Tbabhs-第四次作业-RJ45 千兆网口模块PCB设计

注意差分信号包地包全:差分走线可以优化对称点:差分连接进入过孔的 看是否有多余线头 优化走线:此处差分对内等长的走线不满足规范:此处相同网络的GND铜皮并未跟焊盘连接:铜皮属性设置第二项 然后重新灌铜。CC1 CC2 管脚需要加粗走线:对内

AD-全能19期-张吕 pcb第五次作业-usb模块设计

差分对内等长误差控制在+-5mil内这个过孔打太近了散热过孔要两面开窗处理这个差分出线不太耦合整版铺一下铜以上评审报告来源于凡亿教育90天高速PCB特训班作业评审如需了解PCB特训班课程可以访问链接或扫码联系助教:https://item.

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PCB Layout 2023-07-11 16:28:54
全能19期 lr-第四次作业-USB3.0&TypeC

机壳地以及电源地没有正片铺铜处理也没有负片分割处理,注意地是需要处理的:变压器上除了差分信号,其他的加粗20MIL走线:电源层也并未处理电源 :TX RX信号之间用GND走线隔开:RX TX没有创建等长组进行等长:差分对内等长误差为5MIL

全能19期-Allegro-Faker-第3次作业-百兆网口模块PCB布局

注意电感当前层内部挖空处理: 后期优化修改下。输入输出对应的GND如果做单点接地,连接在一起在中间的IC焊盘上打上地过孔即可: 反馈信号走8-10mil即可,不是电源信号: 电源连接的输入打孔数量跟GND对应上: 其他的没什么问题。

全能19期-Allegro-三岁-第一次作业-DCDC模块的PCB设计

注意电感的挖空区域:注意输出主干道尽量中心对齐:配置电阻电容尽量靠近管脚放置:器件尽量放置紧凑点。打孔注意间距,不要造成铜皮割裂:其他的没什么问题,以上评审报告来源于凡亿教育90天高速PCB特训班作业评审如需了解PCB特训班课程可以访问链接

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电子技术天花板 2023-06-20 16:03:37
全能19期 AD董超-第一作业-DCDC模块的PCB设计