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在学习电路设计软件过程中，总会遇到诸多电路设计软件相关难题。为帮助大家解决常见的电路设计软件问题，小编特地带来本文。请注意，本文有关电路设计软件的问题讲解基于protel。如果你想在电路设计软件的学习道路上再进一步，不妨来了解下这些问题哦。 1.原理图常见错误： (1)ERC报告管脚没有接入信号：a.创建封装时给管脚定义了I/O属性;b.创建元件或放置元件时修改了不一致的grid属性，管脚与线没有连上;c.创建元件时pin方向反向，必须非pin name端连线。 (2)元件跑到图纸界外：没有在
IC类的器件与我们讲的分立器件、逻辑器件不同，下面我们以TPS54531这个电源IC为例讲解IC器件封装创建的方法，查找TPS54531的Datasheet，它的封装信息如图2-21所示， 图2-21 TPS54531封装信息示意图第一步，在olb文件单击鼠标右键，建立新的New Part，name那一栏输入TPS54531，PCB封装那一栏可以先不填写，下面的Parts per pkg输入1个，是单Part的器件，如图2-22所示： 图2-22&nbs
这里我们分为两种情况进行分析，一种是在绘制原理图库的时候，怎么显示与隐藏元器件封装名称；另外一种是在绘制原理图的时候，怎么显示与隐藏元器件封装名称。① 绘制原理图库时隐藏PCB封装的操作步骤如下；第一步，打开所要隐藏PCB封装名的库文件，点击菜单Options→Part Properties编辑属性；第二步，在弹出的属性框中点击右侧New…，新建属性，name填写PCB Footprint，Value值填写相对应的封装名，如图2-50所示；第三步，选中新加的PCB Footprint属
allegro中导出的dxf文件时提示Given layer filename does not exist.在我的笔记本上，不是第一次装allegro。换一台电脑，一模一样的操作，dxf文件是可以正常导出的，不会提示这个，求解决。
DRC问题
报错内容如下：Polygon named: Bottom Layer-No Net In net GND On 01Top Layer但是AD9却不会报此类错误，请教各位大佬这是怎么回事。
17.4制作pad命名时提示“Maximum padstack name is 15 characters”，最大padstack名称为15个字符,可以忽略吗？
Cadence 17.4 画好 Symbol 后，Pin name 总是挤在一起（已经调整N遍，更新库文件了）这个有解吗
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