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说出来挺有意思的，这两年面试FPGA岗位，明显感觉到一个变化：越来越多的公司开始在面试里问HLS的问题了。以前求职FPGA，面试官一上来就是VERILOG、VHDL、时序约束、跨时钟域这些。懂RTL开发基本上就够了。但现在情况不太一样了，我
FPGA新人别只背语法：项目跑通才是真本事行业趋势 + 学生痛点 + 项目训练 + 面试表达学 FPGA 的同学，常有一个很真实的卡点：VERILOG 语法看过，计数器和状态机也写过，可一碰到项目就发虚。仿真波形不对，不知道该看哪一级；上板
if漏写一个else，为何综合出锁存器？组合逻辑没有覆盖所有输入情况，综合器只能替你记住旧值 在组合逻辑always块里，某个输出若只在if为真时赋值，条件为假时就没有新值。为了满足“保持原值”的行为，综合器会推断电平敏感锁存器；问题不在语
always块只换个等号，时序为何变了？“=”与“<=”的差别不在符号长短，而在左值什么时候变化；写错位置，级联寄存器就可能失去原本的拍间边界 时钟上升沿到来时，你希望A、B、C三级寄存器同时采样各自的旧值。代码里只把“<=”换成“=”，仿
地址刚换，BRAM数据为何下一拍才出来？块RAM为了映射片上存储资源，读地址通常在时钟沿被采样；输出晚一拍不是工具拖延，而是接口时序的一部分 仿真里把read_addr换成新地址，dout没有立刻跟着变，到了下一个时钟沿之后才出现目标数据。
case少写default，为何综合出锁存器？组合逻辑没有覆盖所有输入情况，综合器只能替你记住旧值 在组合逻辑always块里，某个输出若只在if为真时赋值，条件为假时就没有新值。为了满足“保持原值”的行为，综合器会推断电平敏感锁存器；问题
.h .h用于告诉别人你的程序是用来做什么，一般应包括一些宏定义和变量，函数声明。（强调：接口，功能） .v .v文件是所有函数和变量的定义，用于告诉计算机，你的程序要做什么。 （强调：结构，实现）
我的乘法已经写了好久了，但是一直改来改去，今天终于完成了算是比较标准的一个程序吧，我把所有端口的宽度都用一个变量来表示，到时候直接改动变量的值就可以了。。。 之前，我给变量赋值的语句是这么写的： parameter e1=4'd8；///表示成数的指数位数//// parameter e2=4'd8
