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最近硬件工程师同行提出疑问，在硬件设计过程中layout完成后有DRC检查，已经对设计工艺规则做了检查，那么DFM可制造性分析还有必要吗？今天就为大家用一篇文章说明下DRC与DFM两者的区别。可制造性设计 (DFM) 是一种设计验证方法，与
AD24的2个小问题
1、在ad24的PCB设计中，按完快捷键TM之后，复位了错误标志，该如何再显示DRC报错？尝试之后，有些地方存在dRC问题，但不报错，只有去移动的时候才会重新报错。该怎么解决？2、在X signals等长走线中，为什么会有这些飞线？该怎么关
一，打开文件（可以随文下载放置在文档中打开）。(如下图1所示) 图1 二，调整原理图大小，适合可视，另存工程文件。(如下图2，3，4所示) 图2 图3 图4 三，点击SouRCe Code标签。(如下图5所示)
一，打开文件（可以随文下载放置在文档中打开）。(如下图1所示) 图1 二，调整原理图大小，适合可视，另存工程文件。(如下图2，3，4所示) 图2 图3 图4 三，点击SouRCe Code标签。(如下图5所示)
过孔的问题
Class Document SouRCe Message Time Date No.[Un-Routed Net Constraint Violation] 智能车主板.PcbDoc Advanced PCB Isolated coppe
Cadence Allegro SPB ORCAD 16.6 没有capture cis的功能，打了最新补丁也没有。
cadence17.4版本，PCB和原理图交互的时候，ORCAD capture 周期性的卡顿、卡死问题，具体表现为：布局、布线的时候每次在PCB中旋转对象，原理图便来回跳转，多次交互则卡顿，再多几次则卡死，关联对象只选了“part”也没用
本次直播我们将以cadence allegro 17.4来详细讲解一个GD32 ARM开发板整个开发过程，从原理图设计、PCB 3D封装创建、到PCB布局布线整个过程，由于时间比较长， 本次直播将分为8期来进行讲解，具体时间安排请查看下面的时间直播排期表。
